制作加法计数器

合集下载

数电课设——六进制同步加法计数器(无效状态为000_101)数电课设

一、六进制同步加法计数器(无效状态为010 100)二、基于74163芯片仿真设计157进制加法计数器一：1.1 课程设计的目的和要求1.1.1 课程设计的目的1 学会使用数字电子实验平台2 熟悉各个芯片和电路的接法3 熟练掌握设计触发器的算法4 懂得基本数字电子电路的功能，会分析，会设计1.1.2 课程设计的要求1 六进制同步加法计数器（无效状态为000 101）。

2 实验用两片74LS112，一片74LS00,一片74LS08芯片完成。

1.1.3 基本原理计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N进制。

计数器不仅有加法计数器，也有减法计数器。

一个计数器如果如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。

同步计数器：当输入计数脉冲到来时，要更新状态的触发器都是同时翻转的计数器，叫做同步计数器。

1.2 设计过程 1.2.1 状态图000 001 011 101 110 111图1.2.1 状态图1.2.2 卡诺图00 01 11 10000 010 100 xxx xxx 101 001 111输出卡诺图00 01 11 10 1 0 0 x x 10 1Q 2n次态卡诺图00 01 11 10 11 0 x x 011Q n次态卡诺图00 01 11 10 0 1 1 x x 01Q n次态卡诺图0 Q 1nQ 0nQ 2n Q 1nQ 0n Q 2n1Q 1nQ 0n Q 2n0 1Q 1nQ 0n Q 2n 0111.2.3 驱动方程和状态方程：状态方程：Q2n+1= Q2n Q1n Q0n+ Q2n Q0nQ1n+1= Q1n+ Q0n Q1nQ0n+1=Q1n Q0n+ Q2n Q1n Q0n驱动方程：J2=Q1n Q0n K2=Q0nJ1= 1 K1=Q0nJ0=Q1n K0= Q2n Q1n1.3设计电路图设计电路实验结果可通过数字显示器的数字变化检验，较直观易懂，容易验证电路是否正确。

EDA-16位加法计数器的设计

EDA-16位加法计数器的设计北京理工大学用程序输入方法设计一个16位二进制加法计数器学院：机械xxxx学院专业班级：10机械电子工程x班姓名：陈xx学号： 10xxxxxx指导教师：xxx 老师目录摘要 (1)1 绪论 (2)2 计数器的工作原理 (3)3 设计原理 (4)4 电路系统的功能仿真 (4)6 个人小结 (23)参考文献 (24)摘要计数器是数字系统中使用较多的一种时序逻辑器件。

计数器的基本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。

计数器也可以作为分频、定时、脉冲节拍产生器和脉冲序列产生器使用。

计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。

本次课程设计将利用众多集成电路软件软件中的Quartus II软件，使用VHDL语言编程完成论文《用程序输入方法设计一个16位二进制加法计数器》，调试结果表明，所设计的计数器正确实现了计数功能。

关键词：二进制；加法计数器；VHDL语言1 绪论现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化，即EDA（Electronic Design Automation）技术。

EDA技术就是依赖功能强大的计算机，在集成电路软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。

现在对EDA的概念或范畴用得很宽。

包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。

目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。

十进制加法计数器

十进制加法器设计1课程设计的任务与要求课程设计的任务1、综合应用数字电路知识设计一个十进制加法器。

了解各种元器件的原理及其应用。

2、了解十进制加法器的工作原理。

3、掌握multisim 软件的操作并对设计进行仿真。

4、锻炼自己的动手能力和实际解决问题的能力。

5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。

课程设计的要求1、设计一个十进制并运行加法运算的电路。

2、0-9十个字符用于数据输入。

3、要求在数码显示管上显示结果。

2十进制加法器设计方案制定加法电路设计原理图1加法运算原理框图如图1所示第一步置入两个四位二进制数。

例如（1001）2,（0011）2和（0101）2，（1000），同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。

2第二步将置入的数运用加法电路进行加法运算。

第三步前面所得结果通过另外两个七段译码器显示。

即：加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。

运算方案通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。

数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。

四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。

由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。

3十进制加法器电路设计加法电路的实现用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。

单片机课程设计00-99加计数器(完结版qq)

课程设计课程名称51单片机原理及应用单片机“0~99”加法计数器题目名称程序设计专业班级12级计算机科学与技术2班学生姓名郑伟、刘刚、纪强、岳向阳学号51202012032、5120201200751202012021、51202012018 指导教师刘粉二○一四年十二月蚌埠学院计算机科学与技术系课程设计任务书目录一．前言 (4)二．单片机介绍 (4)(一).AT89C51简介编辑 (4)（二）.主要特性编辑 (5)（三）.特性概述编辑 (5)（四）.管脚说明编辑 (5)（五）.芯片擦除编辑 (7)（六）.串口通讯 (7)三．课程设计的目的和要求 (11)（一）.设计目的 (11)（二）.课程设计题目 (11)（三）.设计任务及要求 (11)四．总体设计思路 (11)（一）.硬件设计思路及系统框图 (11)1.硬件设计思路： (11)2.原器件清单 (12)3.系统框图 (12)(二).软件设计思路： (12)(三).对照表 (12)(四).程序流程图 (13)五．硬件设计 (15)(一).芯片主要特性 (15)（二）管脚说明： (15)（三）.排阻的作用 (16)（四）.电路图说明 (17)1.添加晶振和复位 (17)2.添加P0和P2两个按键 (17)3. 数码管动态显示 (17)六．软件设计说明 (17)七．使用Keil、preoteus软件调试仿真说明 (19)八．结束语 (20)九．参考文献 (21)附录： (22)（一）.汇编源程序 (22)（二）.原理图 (24)前言单片机全称叫单片微型计算机（Single Chip Microcomputer）,是一种集成在电路芯片，是采用超大规模集成电路技术把具有数据处理能力的中央处理器CPU随机存储器RAM、只读存储器ROM、多种I/O口和中断系统、定时器/计时器等功能（可能还包括显示驱动电路、脉宽调制电路、模拟多路转换器、A/D转换器等电路）集成到一块硅片上构成的一个小而完善的计算机系统。

思考题5.1如何设计二进制同步加法计数器？5.2如何设计多功能移位...

思考题5.1 如何设计二进制同步加法计数器？5.2 如何设计多功能移位寄存器？5.3 如何用74194实现数据的串行－并行或并行－串行转换？5.4 利用移位寄存器和一位全加器，如何实现累加器功能？5.5 实现任意进制计数器的反馈复位法有什么缺点？5.6 同步时序电路分析的主要步骤是什么？5.7 同步时序电路设计的主要步骤是什么？5.8 什么是移位型序列信号发生器？习题5.1 图P5.1为由JK触发器组成的移位寄存器。

⑴假定要串行输入数码101，说明其工作过程，画出波形图（输入波形应与CP脉冲同步），说明这时并行输入控制信号时高电平还是低电平。

⑵假定要并行输入数码A=0,B=1,C=0,说明工作过程。

A B C图P5.1图 P5.1解：(1) 串行输入时,并行输入控制信号为“0”,在串行输入端依次加入1→0→1,在CP 脉冲作用下作右移操作.(同步工作,图略)(2) 并行输入时,并行输入控制信号为“1”,当ABC加010时,Q0Q1Q2立即被置为010.(异步工作)5.2试用维持阻塞结构D 触发器、与非门和一个2线—4线译码器设计一个四位移位寄存器，移位寄存器的功能表如图P5.2所示。

解：以i 单元示意(左侧为i-1单元，右侧为i+1单元D i S B S A5.3 参照串行累加器示意图（见图 5.12），用两片移位寄存器74194、一个全加器、一个D触发器及少量逻辑门，设计一个四位累加器，画出逻辑图。

5.4 试用四个维持阻塞结构JK 触发器组成一个四位二进制异步减法计数器。

解：用JK 触发器的CP 下降沿触发，构成的异步二进制减法计数器的i CP 接1i Q5.5 试分析图P5.5所示计数器，画出状态图，说明计数器的模。

CP解: 0011→0100→0101→0110→0111→1000→1001→0011 (模7计数器).5.6 试分析图P5.6所示电路的功能，画出在CP 作用下c f 的波形。

加法计数器的设计实验报告

EDA实验报告书ELSECOUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;仿真波形图问题讨论1.设计一个60进制的加法计数器，具体要求与本实验中的24进制计数器相同。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JINZHI60 ISPORT(CLK,RD,EN:IN STD_LOGIC;CQ,CP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END JINZHI60 ;ARCHITECTURE BBQ OF JINZHI60 ISSIGNAL CS,CG: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,RD,EN)BEGINIF RD='1' THEN CG<="0000"; CS<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (CS="0101" AND CG="1001") THENCG<="0000";CS<="0000";ELSIF CG="1001" THEN CG<="0000";CS<=CS+1;ELSE CG<=CG+1;END IF;END IF;END IF;IF (CS="0101" AND CG="1001") THEN COUT<='1';ELSE COUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;2.利用60进制及24进制计数器设计简易数字钟。

加法计数器电路设计

加法计数器电路设计需要考虑多个因素，包括输入信号、计数器状态、计数规则等。

以下是一个简单的加法计数器电路设计的步骤：
1. 确定计数器的位数：根据需要计数的最大值和最小值，确定计数器的位数。

例如，如果要计数的范围是0到99，则可以选择一个3位的二进制计数器。

2. 确定计数器的状态：根据确定的位数，确定计数器的所有可能状态。

例如，对于一个3位的二进制计数器，有8个可能的状态：000、001、010、011、100、101、110、111。

3. 确定计数规则：根据计数器的状态和输入信号，确定计数器的计数规则。

例如，对于一个3位的二进制加法计数器，可以采用逢十进一的规则，即当计数器的值达到最大值（111）时，下一个输入信号会使计数器的值回绕到最小值（000）。

4. 设计电路：根据上述步骤，设计加法计数器电路。

可以采用门电路、触发器等电子元件来构成加法计数器。

在设计过程中，需要考虑电路的稳定性和可靠性，以及尽量减小功耗和减小体积等问题。

5. 仿真和测试：使用仿真软件对设计的加法计数器电路进行仿真和测试，以确保其功能正确性和性能可靠性。

总之，加法计数器电路设计需要综合考虑多个因素，并采用合适的电子元件和设计方法来实现。

十进制同步加法计数器

性能测试
测试环境
为保证测试结果的准确性和可靠性，需要搭建一个标准的测试环境，包括适当的电源、时钟源、
输入信号和输出负载等。
测试方法
按照规定的测试方法，对计数器的各项性能指标进行测试，如计数范围、计数速度、功耗和集成度等。
测试数据记录
详细记录测试过程中的各项数据，如输入信号的频率、电源电压、输出信号的状态等。
THANK YOU
感谢各位观看
发。
十进制同步加法计数器是一种同步计数器，它可以在时钟信号的控制下进行加
法运算，并输出十进制数的计数值。
Hale Waihona Puke 02十进制同步加法计数器的工作原理
同步计数器的概念
同步计数器
一种数字逻辑电路，能够按照给定的时钟信号进行计数操作。
工作原理
在每个时钟周期内，同步计数器对输入的时钟信号进行检测，并根据时钟信号的变化进行计数操作。
05
十进制同步加法计数器的性能分析
性能指标
计数范围
计数速度
计数器的最大计数值和最小计数值，即其能计数的十进制数的范围。
计数器完成一次计数操作所需的时间，通常以纳秒或微秒为单位。
功耗
集成度
计数器在工作过程中消耗的电能，通常以毫瓦或瓦为单位。
计数器内部电路的规模和复杂度，通常以门电路的数量来表示。
进位输出
当计数器达到9态时，会产生一个进位输出信号，表示需要将这个进位值加到更高位的计数器中。
回零操作
在每个时钟周期结束时，计数器会自动回零，即回到0态，准
备进行下一次计数操作。
03
十进制同步加法计数器的设计
设计步骤
确定计数器的进制

加法计数器实验EDA

实验四加法计数器的设计一、实验目的熟悉利用QuartusII的VHDL文本输入方法设计简单时序电路，掌握异步、同步电路的设计的方法，并通过一个十进制加法计数器的设计，掌握边沿触发（或电平触发）的描述方法等。

二、实验要求和内容1、根据【例5-15】（课本132页），将其修改成一个异步清0，同步时钟使能，同步数据加载的十进制加法计数器：包括VHDL程序输入、编译、综合、适配、仿真。

（1）为此工程新建一个文件夹。

启动QuartusII软件工作平台，新建工程设计文件名为CNT10.vhd。

在新建的VHDL模型窗口下编写源程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,EN,RST,LOAD: IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK,RST,EN,LOAD)VARIABLE Q:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST='0' THEN Q:=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (LOAD='0') THEN Q:=DATA;ELSE IF Q<9 THEN Q:=Q+1;ELSE Q:=(others=>'0');END IF;END IF;END IF;END IF;IF Q="1001" THEN COUT<='1';ELSE COUT<='0'; END IF; DOUT<=Q;END PROCESS;END behav;（2）创建工程及全程编译。

用JKFF触发器设计一个模为4的加法计数器

由于采用同步方案，故时钟方程为：
CP0=CP1=CP2
由表可以做出次态卡诺图及输出卡诺图，根据卡诺图求出次态方程式，不化简，以便使之与JK触发器的特性方程的形式一致。

Q2n+1=(Q1)
括号表示非
Z=Q1Q2
与JK触发器的特性方程Qn+1=JQn+KQn比较可得到驱动方程式
步骤2建立原始状态图
模4计数器要求有4个记忆状态，且逢4进1。由此作图:
/Z /0
/1 /0
/0
步骤3状态分配
由于最大模值为4，因此必须取最大代码位数n=2.假设令S0=00，S1=01，S2=10，S3=11，则可以做出状态转移表：
步骤4选触发器，求时钟，输出，状态，驱动方程。
因需要2个二进制代码，选用2个CP下降沿触发的JK触发器，分别用FF0，FF1表示。
用jkff触发器设计一个模为4的加法计数器d触发器四进制计数器jk触发器计数器d触发器计数器异步二进制加法计数器加法计数器二位二进制加法计数器十进制加法计数器四位二进制加法计数器同步十进制加法计数器
用JKFF触发器设计一个模为4的加法计数器
解：
步骤1分析题意。
由题意知，待设计的护送鼓起默认为模4计数，且不要求加载初值。故电路只需时钟输入端clk，clk作为电路的同步时钟，不必当做输入变量对待；输出一个4进制数2个输出端，记为Q1Q2。要有输出信号Z，故共需要3个输出端。因输出量Q1Q2就是计数值，故采用Moore型电路较为合适。

十进制计数器码十进制加法计数器的状态表

二进制到十进制的转换通常采用权值法，从最低位开始，将每一位的二进制数乘以对应的权值（2的幂次方），然后将各位的结果相加，即可得到对应的十进制数。
举例
将二进制数1010转换为十进制数，可以表示为1×2^3 + 0×2^2 + 1×2^1 + 0×2^0 = 8 + 0 + 2 + 0 = 10。
十进制计数器的原理
法运算。
它具有十个不同的状态，可以表示从0到9的十个不同的
十进制数。
在每个时钟周期内，计数器的状态会根据输入的二进制数进行更新，从而实现二进制数的
加法运算。
02
十进制计数器码
二进制到十进制的转换
总结词
二进制到十进制的转换是将二进制数转换为十进制数的过程，可以通过逐位乘以权值并求和得到。
详细描述
故障排除效率。
05
总结
计数器的发展历程
手动计数器
早期计数器采用机械或手动方式，主要用于简单的计数和计测。
电子ห้องสมุดไป่ตู้数器
随着电子技术的发展，电子计数器开始出现，具有更高的精度和可靠性。
集成电路计数器
随着集成电路的普及，计数器被集成到芯片中，实现了更小体积、更低功耗和更高性能。
智能计数器
现代智能计数器结合了传感器、微处理器和通信技术，具有自动识别、数据处理和远程控制等功能。
计数速度十进制加法计数器的计数速度较快，适用于需要高速计数的应用场景，而十进制计数器码的计数速度较慢。
未来计数器的发展趋势
集成化
智能化
未来计数器将进一步向集成化发展，实现更小体积、更低功耗和更高性能。
结合传感器、微处理器和通信技术，实现自动识别、数据处理和远程控制等功能。

用一位全加器设计8位串、并行的加法计数器

1.只用一个1位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器半加器（VHDL)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT ( a , b : IN STD_LOGIC ;co, so : OUT STD_LOGIC );END ENTITY h_adder;ARCHITECTURE one OF h_adder ISBEGINso<=NOT(a XOR (NOT b)); co <= a AND b ;END ARCHITECTURE one;D触发器（VHDL）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 ISPORT ( CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC;BEGINPROCESS( CLK,D)BEGINIF CLK='1'THEN Q1<=D;END IF;END PROCESS;Q<=Q1;END bhv;串并移位寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT1 ISPORT (CLK,LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR( 7 DOWNTO 0);QB : OUT STD_LOGIC );END SHFRT1;ARCHITECTURE behav OF SHFRT1 ISBEGINPROCESS( CLK, LOAD)VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINIF CLK'EVENT AND CLK = '1' THENIF LOAD='1' THEN REG8 :=DIN;ELSE REG8(6 DOWNTO 0) :=REG8 (7 DOWNTO 1);END IF;END IF;QB <=REG8(0);END PROCESS;END behav;并串移位寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT ISPORT (CLK : IN STD_LOGIC;DIN : OUT STD_LOGIC_VECTOR( 15 DOWNTO 8);QB : IN STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT ISBEGINPROCESS( CLK )VARIABLE REG8 : STD_LOGIC_VECTOR(15 DOWNTO 8); BEGINIF CLK'EVENT AND CLK = '1'THEN REG8(8) := QB;REG8(15 DOWNTO 9) :=REG8 (14 DOWNTO 8);END IF;END PROCESS;END behav;2.用一位全加器为基本单元设计8位并行的全加器程序2：一位二进制全加器设计顶层描述程序3：8位并行二进制全加器顶层文件功能：程序功能简介。

加法计数器

用一根线将65536Hz引入clock2口，以便作为逻辑分析仪采样时钟
SignalTapII设置设置
KX
康芯科技
设置下载口测试项目取名cnts 扫描实验板上的FPGA 下载按纽
含有SignalTapII的下载文件
进位输出计数输出计数内部寄存选择计数器时钟作为此逻辑分析仪的采样时钟选择采样深度选择触发位置选择触发器数量
设计含异步清0和同步时钟使能的加法计数器设计含异步清和同步时钟使能的加法计数器
程序设计与硬件实验
设计含异步清0和同步时钟使能的加法计数器设计含异步清和同步时钟使能的加法计数器
KX
康芯科技
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数（同步使能）检测是否允许计数（检测是否允许计数同步使能） IF CQI < 9 THEN CQI := CQI + 1; --允许计数检测是否小于允许计数, 允许计数检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于，计数值清零大于9，大于 END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1'; --计数大于，输出进位信号计数大于9，计数大于 ELSE COUT <= '0'; END IF; CQ <= CQI; --将计数值向端口输出将计数值向端口输出 END PROCESS; END behav;

数电课设四位二进制加法计数器的设计

图1.14
右键点绿——〉Progaram——〉OK，结束下载（调试时sw向上是1；灯亮为1）。
图1.15
图1.16
（五）仿真结果分析
由仿真波形图可以清楚地看到在一个周期之内，即由小到大，依次完成了四位二进制加法计数的功能。其中由于缺了1011 1100 1110 1111四个状态，即缺了十进制数中的11 12 14 15四个数，在波形仿真中，在这几个状态处发生跳变，即由1010跳到1101，再由1101直接跳回到0000，即完成一个周期的计数，不断循环往复。
2：掌握计数器电路的分析、设计方法及应用。
3：学会正确使用JK触发器。
二、设计框图
状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了1011 1100 1110 1111四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下：
（1）
（2）求驱动方程
由于JK触发器的特性方程为
用状态方程与特性方程做比较，可得对应驱动方程，如下：
2
根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如图2.3所示的逻辑电路图。
图2.3逻辑电路图
2.3
图2.4逻辑分析仪的仿真
检查电路能否自启动：把无效状态111、1100、1110和1111带入输出方程和和状态方程进行计算，结果如下：
由此可见，在CP操作下都能回到有效状态，即电路能够自启动。
2.4
Multism是一种虚拟仪器，可以用来验证电路的设计的正确性。根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。本设计中，选用四个时钟脉冲下降沿触发的JK触发器来实现四位二进制加法计数器。逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十二种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。

应用d触发器构成加法减法计数器的实验原理

应用d触发器构成加法减法计数器的实验原理实验背景在数字电路中，触发器是一种重要的元件，可以用来存储和传递信号，在数字电路设计中起着重要的作用。

D触发器是一种基本的触发器，它具有输入端D、时钟端CLK和输出端Q，并且可以实现各种逻辑功能。

本实验旨在通过应用D触发器构成加法减法计数器，通过递增和递减的方式实现计数。

实验器材•D触发器x2•逻辑门（与门、非门）•开关x2•电源•示波器实验步骤1. 连接电路首先将两个D触发器、与门和非门按照实验电路图连接起来。

其中，一个D触发器用于计数器的低四位，另一个D触发器用于计数器的高四位。

与门用于连接两个D触发器，将其时钟信号进行与运算。

非门用于反相将低位的进位信号送到高位。

2. 给D触发器设置初始值将D触发器的输入D连接到开关上，通过设置开关的状态，给D触发器设置初始值。

初始值可以是二进制数，代表计数器开始的值。

3. 连接示波器将示波器连接到D触发器的输出端，以便观察计数器的输出情况。

4. 进行计数实验通过操作开关，改变D触发器的输入信号，观察示波器上计数器的输出结果。

可以通过递增的方式进行计数，也可以通过递减的方式进行计数。

当计数器的值达到最大值或最小值时，可进行复位操作，将计数器的值重新设置为初始值。

5. 分析实验结果根据示波器上计数器的输出情况，分析实验结果。

观察D触发器的工作原理，分析为何可以通过D触发器构成加法减法计数器，以及不同的输入信号对计数结果的影响。

实验结果与分析实验进行了多次，通过改变D触发器的输入信号和操作开关，观察了计数器的输出结果。

实验结果表明，D触发器可以通过递增和递减的方式实现计数。

当输入信号改变时，D触发器将其值存储在触发器中，并在时钟信号到来时，将存储的值传递到输出端。

通过与门的连接，可以将两个D触发器的时钟信号进行与运算，以保证二者同步进行。

这样，计数器的高四位和低四位可以同时进行计数，确保计数的准确性。

通过非门的连接，可以将低位的进位信号反相，送到高位触发器的输入端，实现进位的传递。

2位10进制加法计数器课程设计

目录第1章前言 (1)1.1 摘要 (1)1.2 设计目的 (1)1.3 设计内容及要求 (1)第2章设计方案 (2)2.1 系统框图 (2)2．2主要芯片功能介绍 (2)2.2.1 四位二进制计数器74161介绍 (2)2.2.2七段显示译码器7448介绍 (3)2.3 工作原理 (4)第3章硬件设计 (5)3.1 单元电路设计 (5)3.2 总硬件电路图 (7)第4章仿真与试验 (8)4.1 仿真结果 (8)4.2 调试中遇到的问题 (8)第5章结论和体会 (9)第6章参考文献 (10)第1章前言1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。

计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。

一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。

计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。

本十进制加法计数器是基于74161芯片而设计的，依靠传感器感应外界信号，传感器在感应范围内有物体时输出低电位，反之则是高电位。

当传感器的感应范围内有物体移过时，传感器电位由高到低再到高，出现上跳沿。

计数器会自动加一，并将在数码管上显示。

本十进制加法计数器有两位七段数码管。

可计数0~99个物体，并易于扩展。

该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。

1.2 设计目的1、综合运用相关课程中所学到的理论知识去独立完成某一设计课题；2、学习用集成触发器构成计数器的方法；3、进一步熟悉常用芯片和电子器件的类型及特性，并掌握合理选用器件的原则；5、初步了解电路设计、仿真的过程和方法；4、锻炼分析问题解决问题的能力；1.3 设计内容及要求1、具有2位10进制计数功能；2、利用传感器，不接触计数；3、每一个物体经过，计数器自动加1；4、具有显示功能；5、并用相关仿真软件对电路进行仿真。

加法计数器实验报告

一、实验目的1. 理解加法计数器的基本原理和结构。

2. 掌握加法计数器的逻辑设计方法。

3. 学会使用数字电路实验箱进行实验，验证加法计数器的功能。

二、实验原理加法计数器是一种能够实现二进制数加法运算的数字电路。

它主要由触发器组成，通过触发器的翻转来实现计数功能。

加法计数器通常分为同步加法计数器和异步加法计数器两种类型。

本实验以同步加法计数器为例，介绍其原理和设计方法。

三、实验器材1. 数字电路实验箱2. 数字万用表3. 74LS163加法计数器芯片4. 逻辑电平转换芯片5. 电源6. 连接线四、实验步骤1. 电路搭建- 将74LS163加法计数器芯片插入实验箱。

- 按照电路图连接电源、时钟信号、清零信号、进位信号和输出端。

- 使用逻辑电平转换芯片将逻辑电平转换为TTL电平。

2. 功能测试- 给加法计数器施加时钟信号，观察计数器的输出端。

- 使用数字万用表测量计数器的输出电平，验证计数器是否正常工作。

- 对计数器施加清零信号，观察计数器是否能够回到初始状态。

3. 进位测试- 将进位信号设置为高电平，观察计数器是否能够正确进位。

- 使用数字万用表测量计数器的输出电平，验证计数器的进位功能。

4. 逻辑功能验证- 通过观察计数器的输出端，验证计数器的逻辑功能是否正确。

- 使用逻辑分析仪观察计数器的波形，进一步验证计数器的逻辑功能。

五、实验结果与分析1. 电路搭建- 成功搭建了加法计数器的电路，连接了电源、时钟信号、清零信号、进位信号和输出端。

2. 功能测试- 给加法计数器施加时钟信号，观察计数器的输出端，发现计数器能够正常工作，输出端依次输出0、1、2、3、4、5、6、7、8、9、10、11、12、13、14、15，符合预期。

3. 进位测试- 将进位信号设置为高电平，观察计数器是否能够正确进位，发现计数器能够正确进位，输出端依次输出16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31，符合预期。

利用D触发器构成计数器

数字电路实验设计：D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。

触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。

如果把n个触发器串起来，就可以表示n位二进制数。

对于十进制计数器，它的10 个数码要求有10 个状态，要用4位二进制数来构成。

下图是由D触发器组成的4位异步二进制加法计数器。

三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。

五、验证：接通电源on，默认输出原始状态0000每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111。