制作加法计数器
八进制加减法计数器实验
八进制加减法计数器实验
引言
八进制加减法计数器是数字电路中常见的一个实验，通过使用八进制进行加减法运算，可以学习和掌握数字电路设计与原理。本文将深入探讨八进制加减法计数器的原理、设计以及实验步骤。
八进制简介
在计算机科学中，八进制是一种表示数字的方式，基数为8。在八进制中，使用0-7来表示数值。我们可以将八进制数与十进制和二进制相互转换，八进制数每一位的权值是2的三次方的幂。
八进制加法
八进制加法的原理与十进制加法类似，不同的是八进制相加时，当某一位相加的结果大于7时，需要进位到高位。以下是八进制加法的规则：
1.当两个八进制数的相应位相加为0-7时，结果直接写下，并不需要进位。
2.当两个八进制数的相应位相加结果为8-15时，需要向高位进1，并将低三
位写下。
3.当两个八进制数的相应位相加结果为16-23时，同样需要向高位进1，并将
低三位写下。
4.以此类推，直到最高位为止。
以下是一个八进制加法的例子：
56
+ 27
-----
125
八进制减法
八进制减法的规则和十进制减法类似，不同的是八进制减法时，当被减数的某一位小于减数的对应位时，需要向高位借位。以下是八进制减法的规则：
1.当被减数的某一位大于减数的相应位时，直接相减得到结果。
2.当被减数的某一位小于减数的相应位时，需要向高位借位。
3.向高位借位时，高位的数字需要减1，并且向低位借三个单位。
4.向低位借位时，如果低位为0，则继续借位直到不为0为止。
以下是一个八进制减法的例子：
37
- 12
-----
25
八进制加减法计数器设计
八进制加减法计数器可以由数字电路实现。根据八进制加减法的原理，我们可以设计一个基于触发器的加减法计数器。
做一个五进制的加减法计数器
做一个五进制的加减法
计数器
标准化管理部编码-[99968T-6889628-J68568-1689N]
一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，
做减法，用JK触发器实现。
第一步：根据要求进行逻辑抽象，得出电路的原始状态图。
取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计
数器。当X=1时，计数器作加“1”运算，设初态为S
0。状态由S
做加1运
算，状态转为S
1，输出为0；状态S
1
做加1运算，转为状态S
2
，输出为0；状
态S
2做加1运算，转为状态S
3
，输出为0；状态S
3
做加1运算，转为状态S
4
，
输出为0；当状态S
4继续做加1运算时，状态由S
4
转到S
，输出为1。当X=0
时，计数器作减“1”运算。状态由S
做减1运算，此时产生借位，状态转为
S 4，输出为1；状态S
4
做减1运算，转为状态S
3
，输出为0；状态S
3
做减1运
算，转为状态S
2，输出为0；状态S
2
做减1运算，转为状态S
1
，输出为0；状
态S
1做减1运算，状态由S
1
转为状态S
，输出为0。
由此得出状态转换图：第二步：状态编码。
该电路是五进制计数器，有五种不同的状态，分别用S
0、S
1
、S
2
、S
3
、
S
4
表示五种状态，这五种状态不能作状态化简。在状态编码时，依据
2n+1
用二进制计数编码。设S
0=000，S
1
=001，S
2
=010，S
3
=011，S
4
=100。
用JK 触发器构成逻辑电路，JK 触发器的特性方程Q n+1=J Q n + K Q n 。
XQ 3 00 01
11
10
（1）
Z=X Q n
3 + X Q 3n Q 2n Q 1n
加法计数器原理
加法计数器原理
加法计数器是一种电子设备，用于计算和累加输入信号的数量。它基于二进制加法原理工作，将输入信号以二进制方式相加，并输出累积结果。
加法计数器由若干位二进制计数器组成，每一位计数器都可以表示一个二进制位。例如，一个4位加法计数器可以表示0到15的十进制数字。
计数器的工作原理是每次接收到一个输入信号时，将输入信号与当前的计数器值进行相加，并将结果存储在计数器中。当计数器达到最大值时，会产生进位信号，导致下一位计数器加1，并将当前计数器值重置为0。这样，输入信号的数量可以被准
确地计算和累加。
加法计数器在许多应用中发挥重要作用，例如计算频率、测量时间间隔和控制信号的计数。它广泛应用于计时器、计步器、时钟和数据传输等领域。
总之，加法计数器利用二进制加法原理，将输入信号相加并累积，以计算和记录输入信号的数量。它是一种常用的计数器设备，用于各种应用中。
同步十二进制的加减法计数器
题目：设计一个同步十二进制的加减法计数器。要求X=1时为加法，X=0时为减法。 实验步骤：
第一步:根据设计要求，该电路是Moore 型同步时序电路，它是按自然态序变化。画出同步十二进制的加减法计数器的状态转换图如下所示：
第二步：状态编码。本电路是十二进制计数器，有12个不同的状态用S 0~S 11表示，且不能作状态化简。根据2n-1 <N 2n ，当N=12时，n=4，选触发器的个数n=4。
设S 0=0000、S 1=0001、S 2=0010、S 3=0011、S 4=0100、S 5=0101、S 6=0110、S 7=0111、S 8=1000、S 9=1001、S 10=1010、S 11=1011。 状态编码图如下所示： /Z
/1
/0
第三步：求输出方程，状态方程和驱动方程。D触发器的特性方程Q n+1 = D
当X=1时
画出对应的卡诺图
Z
n+1
n+1
n+1
Z=Q 4n Q 2n Q 1n
Q 4n+1 =Q 4n = D4=n Q 4Q 2n Q 1n Q 3n +Q4n n Q 2+Q4n n Q 1 Q 3n+1=Q 3n = D3=Q3n n Q 2+Q3n n Q 1+n Q 4n Q 3Q2nQ1n Q 2n+1=Q 2n = D2=Q3n n Q 1+Q3n n Q 2+n Q 4n Q 2Q1n Q 1n+1=Q 1n =D1=Q1n
同理求得减法的驱动方程和输出方程如下： Z=Q 4n Q 2n Q 1n
Q 4n+1 = D4=n Q 4n Q 3 Q 3n+1= D3=Q 3n Q 2n+1= D2=n Q 2 Q 1n+1= =D1=Q1n
单片机0~99加法计数器程序设计51单片机原理及应用大学论文
课程设计
课程名称51单片机原理及应用
单片机“0~99”加法计数器题目名称
程序设计
专业班级
学生姓名
学号
指导教师
蚌埠学院计算机科学与技术系课程设计任务书
课程51单片机原理及应
用
班级班导教师
题目基于单片机“0~99”加法计
数器的设计
完成时间
主要内容问题描述（功能要求）：
利用AT89C51单片机来制作一个手动计数器。按一次按钮计数一次，计数的范围是0~99，功能显示1为0~99的显示，另一功能是0~99的数字总和，两者可以同时实现。
设计任务及要求
1) 上电时，数码管显示为00。
2) 利用单片机来制作一个手动计数器，在单片机的管脚上接一个轻触开关，作为手动计数的按钮，用单片机的I/O口接数码管，作为计数器，进行加计数显示。
3）按一次按钮计数一次，计数的范围是0~99，功能显示1为0~99的显示，另一功能是0~99的数字总和，两者可以同时实现。
设计报告要求1．封面：（格式附后）
2．课程设计任务书
3．课程设计报告：
⑴系统总体方案
⑵设计思路和主要步骤
⑶各功能模块和流程图
⑷设计代码
⑸心得体会和参考资料
说明：学生完成课程设计后，提交课程设计报告及软件，要求文字通畅、字迹工整（也可用以打印），文字不少于5000 字，并装订成册。
指导时间地点上机时间，多媒体技术实验室（重型楼0411）
版面要求1．题目用黑体三号，段后距18磅（或1行），居中对齐；2．标题用黑体四号，段前、段后距6磅（或0.3行）；3．正文用小四号宋体，行距为1.25倍行距；
4．标题按“一”、“㈠”、“1”、“⑴”顺序编号。
上机时间安排
星期
加法计数器电路设计
加法计数器电路设计需要考虑多个因素，包括输入信号、计数器状态、计数规则等。以下是一个简单的加法计数器电路设计的步骤：
1. 确定计数器的位数：根据需要计数的最大值和最小值，确定计数器的位数。例如，如果要计数的范围是0到99，则可以选择一个3位的二进制计数器。
2. 确定计数器的状态：根据确定的位数，确定计数器的所有可能状态。例如，对于一个3位的二进制计数器，有8个可能的状态：000、001、010、011、100、101、110、111。
3. 确定计数规则：根据计数器的状态和输入信号，确定计数器的计数规则。例如，对于一个3位的二进制加法计数器，可以采用逢十进一的规则，即当计数器的值达到最大值（111）时，下一个输入信号会使计数器的值回绕到最小值（000）。
4. 设计电路：根据上述步骤，设计加法计数器电路。可以采用门电路、触发器等电子元件来构成加法计数器。在设计过程中，需要考虑电路的稳定性和可靠性，以及尽量减小功耗和减小体积等问题。
5. 仿真和测试：使用仿真软件对设计的加法计数器电路进行仿真和测试，以确保其功能正确性和性能可靠性。
总之，加法计数器电路设计需要综合考虑多个因素，并采用合适的电子元件和设计方法来实现。
三位二进制加法计数器(精)
成绩评定表
学生姓名班级学号
专业自动化课程设计题目数字电子
课程设计
评
语
组长签字：
成绩
日期20 年月日
课程设计任务书
学院信息科学与工程学院专业自动化
学生姓名班级学号
课程设计题目 1.三位二进制加法计数器（无效态：001，110）
2.序列信号发生器的设计（发生序列100101）
3.100进制加法计数器设计
实践教学要求与任务:
数字电子部分
1)采用multisim 仿真软件建立电路模型；
2)对电路进行理论分析、计算；
3)在multisim环境下分析仿真结果，给出仿真波形图。
工作计划与进度安排:
第1天：
1. 布置课程设计题目及任务。
2. 查找文献、资料，确立设计方案。
第2-3天：
1. 安装multisim软件，熟悉multisim软件仿真环境。
2. 在multisim环境下建立电路模型，学会建立元件库。
第4天：
1. 对设计电路进行理论分析、计算。
2. 在multisim环境下仿真电路功能，修改相应参数，分析结果的变化情况。
第5天：
1. 课程设计结果验收。
2. 针对课程设计题目进行答辩。
3. 完成课程设计报告。
指导教师：
201 年月日专业负责人：
201 年月日
学院教学副院长：
201 年月日
目录1 课程设计的目的与作用1
1.1设计目的及设计思想1
1.2设计的作用1
1.3 设计的任务1
2 所用multisim软件环境介绍1
3 三位二进制同步加法计数器设计3
3.1 基本原理3
3.2 设计过程3
4序列信号发生器的设计..6
4.1 基本原理6
4.2 设计过程6
6 100进制加法器计数器7
6.1 基本原理7
三位二进制同步加法计数器设计
目录
1 数字电子设计部分 (1)
1.1课程设计的目的 (1)
1.2设计的总体框图 (1)
1.3设计过程 (1)
1.4设计的逻辑电路图 (7)
1.6实验仪器 (10)
1.7实验结论 (10)
1.8参考文献 (11)
2 模拟电子设计部分 (11)
2.1 课程设计的目的与作用: (11)
2.2 设计任务、及所用multisim软件环境介绍 (11)
2.3 差分放大电路 (12)
2.3.1长尾式差分放大电路 (12)
2.3.2 恒流源式差分放大电路 (16)
2.4 反馈 (21)
2.4.1电压并联负反馈 (21)
2.4.2电压串联正反馈 (23)
2.5 电压比较器 (24)
2.5.1单限比较器 (24)
2.5.2滞回比较器 (26)
2.5.3双限比较器 (28)
2.6 设计总结和体会 (30)
2.7 参考文献 (31)
1 数字电子设计部分
1.1课程设计的目的
1、加深对教材的理解和思考，并通过设计、验证证实理论的正确性。
2、学习自行设计一定难度并有用途的的计数器、加法器、寄存器等。
3、检测自己的数字电子技术的掌握程度。
1.2设计的总体框图
①下图为三位二进制同步加法器示意框图：
②下图为三位二进制同步加法器示意框图：
1.3设计过程
1、三位二进制同步加法计数器（无效态为010、011）（设输出为进位数）。 ①根据题意可以确定出3位二进制加法器的状态图：
000/0
−−
→001/0
−−→100/0
−−→101/0
−−→110/0
−−→ 111
/1
排列：n
n
n
210Q Q Q
3位二进制加法计数器的状态图
模为60的BCD码加法计数器设计
模为60的BCD码加法计数器设计
模为60的BCD码加法计数器设计
⼀、实验原理
计数器是⼤规模集成电路中运⽤最⼴泛的结构之⼀。在模拟及数字集成电路设计当中,灵活地选择与使⽤计数器可以实现很多复杂的功能,可以⼤量减少电路设计的复杂度和⼯作量。通过FPGA课程的学习，我运⽤Verilog HDL语⾔设计出了⼀种模为60的BCD码加法计数器，该计数器可以根据控制信号分别实现同步清零和同步置数，从给定的预置数开始计数，并给出详细的Verilog HDL 源代码。最后，通过Quartus II对其进⾏仿真验证。
模为60的BCD码加法计数器有五个输⼊端和两个输出端。当时钟信号的上升沿到来时，计数器⾃动加⼀，并通过同步清零端和同步置数端分别实现同步清零和同步置数。
端⼝介绍：
clk：时钟信号，当上升沿到来时，计数器⾃动加⼀。
reset：同步清零端，⾼电平到来时，计数器⾃动清零。
load：同步置数端，⾼电平到来时，计数器从给定的预置数开始计数。
data：预置数
cin：使能端，⾼电平到来时，计数器开始⼯作；低电平时，计数器不⼯作。qout：输出端
cout：进位输出，当计数器计到59时，产⽣进位输出信号。
⼆、Verilog HDL源程序
module count60(qout,cout,data,load,cin,reset,clk);
output[7:0] qout;
output cout;
input[7:0] data;
input load,cin,clk,reset;
reg[7:0] qout;
always @(posedge clk) //上升沿时刻计数
用一位全加器设计8位串、并行的加法计数器
1.只用一个1位二进制全加器为基本元件和一些辅助的时序电路，设计
一个8位串行二进制全加器
半加器（VHDL)
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT ( a , b : IN STD_LOGIC ;
co, so : OUT STD_LOGIC );
END ENTITY h_adder;
ARCHITECTURE one OF h_adder IS
BEGIN
so<=NOT(a XOR (NOT b)); co <= a AND b ;
END ARCHITECTURE one;
D触发器（VHDL）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF1 IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC;
Q : OUT STD_LOGIC);
END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS( CLK,D)
BEGIN
IF CLK='1'
THEN Q1<=D;
END IF;
END PROCESS;
Q<=Q1;
END bhv;
串并移位寄存器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SHFRT1 IS
PORT (CLK,LOAD : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR( 7 DOWNTO 0);
加法计数器
KX
康芯科技
计数溢出信号
将计数器设计文件烧 写到实验板上FPGA的 写到实验板上 的 配置器件EPCS中， 配置器件 中 实现掉电保护
文件设置
KX
康芯科技
AS编程模式
选择EPCS1
选择POF文件为压缩文件
关闭SignalTapII，从设计中删除此模块 ， 关闭
KX
康芯科技
禁止使用SignalTapII
康芯科技
注意，耗用的逻辑宏单元数增加到313个
下载并启动含有SignalTapII的计数器文件 的计数器文件 下载并启动含有
先点击这里 再点击这里，启动采样！使连续采样
KX
康芯科技
用此键扫描，了解与实验板的连接情况
实验板上FPGA的型号
下载文件于实验板上的FPGA
通过实验系统上FPGA的JTAG口测的计数器计数的实时信号波形 的 通过实验系统上 口测的计数器计数的实时信号波形
注意下载文件与路径
擦除
空白检查 编程！
校验！
给出器件ID号 启动FPGA，进入正常工作！
设计含异步清0和同步时钟使能的加法计数器 设计含异步清 和同步时钟使能的加法计数器
程序设计与硬件实验
设计含异步清0和同步时钟使能的加法计数器 设计含异步清 和同步时钟使能的加法计数器
KX
康芯科技
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位 计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数（同步使能） 检测是否允许计数（ 检测是否允许计数 同步使能） IF CQI < 9 THEN CQI := CQI + 1; --允许计数 检测是否小于 允许计数, 允许计数 检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于 ，计数值清零 大于9， 大于 END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1'; --计数大于 ，输出进位信号 计数大于9， 计数大于 ELSE COUT <= '0'; END IF; CQ <= CQI; --将计数值向端口输出 将计数值向端口输出 END PROCESS; END behav;
加减 计数器详解
实例：以下是一个0~9999 加/减计数器的设计：
设计使用key0 为复位信号: 按下后实现计数清0。key1为暂停按钮：按下后计数暂停。key2为加、减控制按钮：不按时加计数，按下后减计数。使用27M时钟信号。计数时每秒钟10次。主模块为counter ，从模块为display。
module counter(clk,res,stp,sub,seg,com);
input clk,res,stp,sub;
//clk为27M时钟res（接按键0）复位信号stp（接按键1）暂停信号sub （接按键2）加/减控制端（1：加、0：减）
output [7:0] seg; // 8段码显示
output [3:0] com; // 4个数码管选通信号（0 选通表示有效）
reg [31:0] number; // 要输出的数字0~9999
reg [31:0] clk_count; // 时钟计数（记录经过了多少时钟周期）
always @ (posedge clk) begin
if(res==0) begin // 复位
clk_count = 0;
number = 0;
end
else
if(clk_count==27_000_00) begin // 每当计数到2700000时（即：每过27_000_00 / 27M 秒时执行、、、）clk_count = 0; // 重新计数
case ({number,sub}) // 组合判断number与sub 信号
‘b0 : number = 9999; // 在number为0 ，并且继续减时number=9999
设计一个同步进制加法计数器
作业
➢设计一个同步8进制减法计数器 选用JK触 发器
➢P247 7.2
11 1
10 0
1× × × ×
K
1
=
Q
n
0
J0
Q
n
2
Q nQ 1
0
n
0
00 1
01 ×
11 ×
10 1
10 × × ×
J0
=
Q
n
2
K
源自文库
0 Q
n
2
Q nQ 1
0
n
00
×
0
01 1
11 1
10 ×
1× × × ×
K0 = 1
再画出输出卡诺图 可得电路的输出程：
5 将各驱动方程与输出 方程归纳如下：
Y
Q
n
2
Q1nQn00 0 00
01 0
11 0
10 0
11 × × ×
6 画逻辑图,
Q2
Q1
Q0
Y 进位输出
Q 1J& C1
1K
∧ ∧ ∧
Q 1J C1
1K
Q 1J C1 1K
CP
7 检查能否自启动 利用逻辑分析的方法画出电路完整的状态图,
Q2Q1Q0 /Y
111
/1 000 /0
利用D触发器构成计数器
数字电路实验设计：
D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：
说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为
二、设计方案：
用触发器组成计数器。触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来，就可以表示n位二进制数。对于十进制计数器，它的10 个数码要求有10 个状态，要用4位二进制数来构成。下图是由D触发器组成的4位异步二进制加法计数器。
三、实验台：
四、布线：
1、将芯片（1）的引脚4、10连到一起，
2、将芯片（2）的引脚4、10连到一起，
3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，
4、将芯片（1）的引脚10连到+5V；
5、将芯片（1）的引脚1、13连到一起，
6、将芯片（2）的引脚1、13连到一起，
7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，
8、将芯片（1）的引脚13连到+5V；
9、将芯片（1）的引脚3接到时钟信号CP
10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚11
11、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚3
12、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚11
13、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q3
14、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。
五、验证：
接通电源on，默认输出原始状态0000
每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111
设计一个同步5进制加法计数器
设计一个同步5进制加法计数器
1. 引言
计数器是数字电子系统中常见的组件之一。在许多应用中，需要进行计数操作以跟踪事件的发生次数或控制系统中的状态转换。
5进制计数器是一种用于计数到5的计数器。它可以有多
种实现方式，包括同步和异步计数器。本文将重点介绍如何设计一个同步的5进制加法计数器。
2. 设计原理
同步加法计数器是一种特殊的计数器，它能够在每次计数
发生时进行加法运算。一个同步的5进制加法计数器可以被
建模为一个具有5个状态的状态机。
这个计数器可以通过加法操作实现自加。每当计数器达到
最大值时，它将重置为0并且进入下一个状态。状态之间的
转换是由时钟信号驱动的，每个时钟脉冲都会导致计数器的状态自动更新。
3. 设计步骤
以下是设计一个同步5进制加法计数器的步骤：
步骤 1：确定输入和输出
这个计数器将具有一个时钟输入和一个复位输入。时钟输
入用于驱动计数器的状态转换，复位输入用于将计数器重置为0。计数器的输出将是一个5进制数。
步骤 2：确定状态数
由于我们想要设计一个5进制计数器，因此我们需要5个
状态，分别对应于0、1、2、3和4。
步骤 3：绘制状态转换图
根据上述确定的状态数，我们可以绘制出一个状态转换图，描述计数器的状态之间的转换关系。
_______
_____| |
____| 0 |
| | ____ |
| | | | v
-> | 0 | | 1 | -> | 2 |
|____| |____| |___|
_____| ^
| _|_____
_|_ | |
| | -> | 3 |
| 1 | |___|___|
用波形分析法设计同步十进制加法计数器
１．１ 十 进 制 数 一共 有十 个 不 同的 数 码
（０ １ ２ ３ ４ ５ ６ ７ ８ ９），在 数 字 电路 中 ，每 个十 进 制数码 都 用二 进制 代码 表 示 。这样 ，至少需要 四位的二进制代码才 行 （２ ＝ １ ６＞ １ ０），习惯上 ，一般采 用 ８４２１ＢＣＤ 码 。
息 ２Ｑ０８年第。ｌ期
维普资讯 http://www.cqvip.com
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同步十进 制加法计数器
罗春华 益 阳 电子工业学校 ４１ ３００
前 言
作者从事 电子专业教学工作多年 ，平 时总喜欢用不同的方法来解决 同一专业性 问题 ，并想以此来影响 自己的学生 ，以期望 通过 言 传 身 教 的方 式 ，来挖 掘学 生 的 潜 力 、 培养学生 的创新 意识和 创造力。用 波形分 析法设计同步十进制加法计数器 ，便是在 这种教学理念的引领下 ，通过探索和思考 ， 由作者 自创的一种设计方法 。下面是 该设 计 方法 的详 细步 骤 。
逻 辑 “与 ” 来 获 得 ， 即 Ｊ ＝ Ｑ ·Ｑ · Ｑ ，如 图 １０所 示 。而 Ｋ端 的 波 形 可直 接 来 自于 ＦＦ 的输 出端 Ｑ 。这样就 可画出 ＦＦ３输入端 的接 线情况 ，如 图 ｌｌ所示 。
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2.计数器的基本原理
（1）异步二进制加法计数器
由四个JK触发器构成，CP控制FF0的CP，Q0控 制FF1的CP， Q1控制FF2的CP， Q2控制FF3的CP。
其各个触发器状态的翻转是有前后顺序的， 称为异步时序电路。
时序逻辑
同步时序：所有触发器状态随CP一同变化。 异步时序：各触发器状态的翻转是有前后顺序的。
74LS78输出功能表
BCD 码输入
DCBA L（T 3） 0000～1001 1
XXXX
0
控制端 B（I 4）
1 1
输出功能
RB（I 5） 1 显示数字0～9 X 试灯，显示数“8”
0000
X
0
1 悬空或作为级
联输出，或接
0-1指示器
X 熄灭，不显示 0 不显示数字“0”
1 显示数字“0 ”
【学生实践二】 测试译码驱动显示电路
七段数码显示器的分类
有共阳极和共阴极之分。
共阴极接法
COM
七段数码显示器的分类
有共阳极和共阴极之分。
COM
共阳极接法
七段数码显示器的使用
7段数码管每段的驱动电流和其他单个LED发光 二极管一样，一般为5~10mA；正向电压随发光材料 不同表现为1.8~2.5V不等。使用时需加限流电阻。
共阴极接法
六十进制计数器电路
译码器
六十进制计数器电路
六十进制计数器电路
计数器
六十进制计数器电路
七段数码 显示器
译码器
计数器
任务1 认识器件 【讲授内容一：七段数码显示器】
七段数码显示器外形
单个数码管
两位一体数码管
四位一体数码管
七段数码显示器引脚排列
单个数码显示器引脚排列
七段数码显示器引脚排列
两位一体数码显示器引脚排列
计数器
具有计数功能的逻辑器件称为计数器，其内部的 基本计数单元是由触发器组成的。
1.计数器的分类 按计数步长分:二进制、十进制和任意进制; 按计数增减趋势分:加计数器、减计数器和可逆计数器; 按触发器的CP脉冲分:同步计数器和异步计数器; 按内部器件分:TTL和CMOS计数器。
计数器芯片
74LS390为一“双二—五—十进制异步加法计 数器”芯片，顾名思义，其内部有两组计数器， 每组计数器中又有两个计数器（一个二进制、一 个五进制），这两个计数器可组成十进制计数器。
安全操作 规范操作 爱护设备
六十进制计数器演示视频
六十进制计数器电路
六十进制计数器电路
六十进制计数器电路
十 进 制 计 数 器
六十进制计数器电路
六十进制计数器电路
六 进 制 计 数 器
六十进制计数器电路
六十 进制 计数 器
六十进制计数器电路
六十进制计数器电路
七段数码 显示器
六十进制计数器电路
共阳极接法
1、公共端COM接电源； 2、要点亮对应段的发 光二极管，需给相应段 加低电平。
共阳极七段数码显示器的使用
4
b=c=f=g=0 a=d=e=1
【学生实践一 测试七段数码显示器】
测试七段数码显示器
测试并 判断
1、数码管的类型？ 2、数码管各段的好坏？
任务1 认识器件 【讲授内容二：译码器】
译码器
译码器就是把一种代码转换为另一种代码的电路。
一般数字系统中处理和运算结果都是用二进制编码、BCD码 或其他编码表示，将最终结果通过LED显示器用十进制数表示出 来。下面是常用的七段显示译码器的结构图。
BCD码
七
段a
显b
a
示
c f
b
译d
g
码 ee
c
驱f 动g
d
器
BCD码
▲BCD码
用若干位二进制 数表示1位十进制 数的编码方法,又 称为二-十进制编
情境二
项目十一 制作加法计数器
学习目标：
1、会使用数码管、译码器与计数器； 2、会搭建六十进制计数器电路并能调试、分析； 3、会常见故障检测分析和故障排除 。
知识目标
技能目标
职业素养
1、计数器的使用及特性； 2、译码器的使用及特性； 3、数码管的使用。
1、会使用核心元件计数 器、译码器、数码管；
2、会分析、制作、调试 加法计数器电路。
1、公共端COM接地； 2、要点亮对应段的 发光二极管，需给相 应段加高电平。
共阴极七段数码显示器的使用
1
b=c=1 a=d=e=f=g=0
七段数码显示器的使用
7段数码管每段的驱动电流和其他单个LED发光 二极管一样，一般为5~10mA；正向电压随发光材料 不同表现为1.8~2.5V不等。使用时需加限流电阻。
七段数码显示器 一般由8个发光二极管 组成，其中由7个细长 的发光二极管组成数 字显示，另外一个圆 形的发光二极管显示 小数点。
1
点亮b、c段码
七段数码显示器的显示
七段数码显示器 一般由8个发光二极管 组成，其中由7个细长 的发光二极管组成数 字显示，另外一个圆 形的发光二极管显示 小数点。
4
点亮b、c、f、g段码
A B C D 显示
0000 0001 0010 0011 0100 0101 0110 0111
控ห้องสมุดไป่ตู้端输入为“1”， 1 0 0 0 进行数码管显示测试 1 0 0 1
编码器
编码就是赋予选定的一系列二进制代码以 固定的含义。
译码是编码的逆过程，即将某二进制翻译 成电路的某种状态。
任务1 认识器件 【讲授内容三：计数器】
码
常见的BCD码有:8421,2421 码等;其中8421BCD码最常 用,它是用4位二进制数表示1 位十进制数,每位都有固定的
权值分别为8,4,2,1
Decimal Coded Binary
8421BCD 码与十进 制数的对 应关系
8421BCD码
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
七段数码显示器引脚排列
四位一体数码显示器引脚排列
七段数码显示器的段码
七个段码： a、b、c、d、e、f、g 数点：dp 公共端：com
七段数码显示器
七段数码显示器 一般由8个发光二极管 组成，其中由7个细长 的发光二极管组成数 字显示，另外一个圆 形的发光二极管显示 小数点。
七段数码显示器的显示
十进制数
0 1 2 3 4 5 6 7 8 9
译码驱动器
常见的译码驱动器，有共阳极译码驱动器—74LS47，共阴极译码驱 动器—74LS48。74LS47与74LS48输入的是BCD码，输出是七段显示 器的段码。使用74LS47的译码驱动电路如图所示。
LED七段显示译码器电路逻辑图
试灯输入端，用来检验数码管的七段是否正常工作 熄灭输入端和动态灭零级联输出端。 动态灭零输入端