四位二进制同步加法计数器(缺0011 0100 0101 0110)
组合逻辑课程设计4位二进制全加器全减器原创
关键字 74LS283 全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL
摘要
加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进 位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进
...
.
..
..
位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法 器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设 计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成 主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运 行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多 位加法器。加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令 调用。此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二 进制作运算。
1 0 0100 11011000
1 0 0101 00011010
1 0 0001 10011100
1 0 0001 10111110
1 0 1010 01000111
1 0 1010 01101001
1 0 0010 01000011
1 0 0010 01100101
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quartus_4位二进制加减法计数器
贵州大学实验报告学院：专业：班级设计原理框图从原理图中可见，需要有1bit装载位（load）、1bit清零位（clr）、方向控制位up_down和4bit数据选择位DIN[3..0]。
装载位我们采用SW0，清零位采用SW1，方向控制位为SW2。
SW3-SW6作为数据输入端，LED1-LED4显示数据的输出，LED5为溢出标志位。
如图为波形仿真结果，当clr为1的时候，输出结果为0000；当clr为0，load为1时，输出结果为输入数据DIN的值，当up_down为1时，加法进位，进行加1运算，当data_r达到1111时，data_r变为0000，级零信号c为1；当up_down为0时，减法进位，进行减1运算，当data_r达到0000时，data_r变为1111，级零信号c为0。
总黄酮生物总黄酮是指黄酮类化合物，是一大类天然产物，广泛存在于植物界，是许多中草药的有效成分。
在自然界中最常见的是黄酮和黄酮醇，其它包括双氢黄（醇）、异黄酮、双黄酮、黄烷醇、查尔酮、橙酮、花色苷及新黄酮类等。
简介近年来，由于自由基生命科学的进展，使具有很强的抗氧化和消除自由基作用的类黄酮受到空前的重视。
类黄酮参与了磷酸与花生四烯酸的代谢、蛋白质的磷酸化、钙离子的转移、自由基的清除、抗氧化活力的增强、氧化还原作用、螯合作用和基因的表达。
它们对健康的好处有：（ 1 ）抗炎症（ 2 ）抗过敏（ 3 ）抑制细菌（ 4 ）抑制寄生虫（ 5 ）抑制病毒（ 6 ）防治肝病（7 ）防治血管疾病（8 ）防治血管栓塞（9 ）防治心与脑血管疾病（10 ）抗肿瘤（11 ）抗化学毒物等。
天然来源的生物黄酮分子量小，能被人体迅速吸收，能通过血脑屏障，能时入脂肪组织，进而体现出如下功能：消除疲劳、保护血管、防动脉硬化、扩张毛细血管、疏通微循环、活化大脑及其他脏器细胞的功能、抗脂肪氧化、抗衰老。
近年来国内外对茶多酚、银杏类黄酮等的药理和营养性的广泛深入的研究和临床试验，证实类黄酮既是药理因子，又是重要的营养因子为一种新发现的营养素，对人体具有重要的生理保健功效。
实验四四位二进制同步计数器
实验四四位二进制同步计数器一、目的:1.能了解四位元二进制同步计数器的设计原理及其特性。
2.能设计一个四位元二进制同步计数器。
3.能自行以CPLD数位发展实验系统验证所设计电路的正确性。
二、电路图：三、实验器配置图：四、实验步骤与画面：1．建立一个名为count16.vhd的新文件，并在QuartusⅡ文字编辑器中,以VHDL语言来设计程式，图为四位二进制计数器的ＶＨＤＬ代码。
其中clk为时钟端口，ｃｌｋ为异步清零端，Ｑ为计数输出端口，ｃｏ为进位输出端口。
2.存储、检查及编译。
3．创建元件符号。
４.创建波形文件，设定合适的端口信号，仿真元件的波形。
观察波形图可以看出当芯片可以实现１６进制计数功能。
五、相关说明：1.同步计数器的意义是将所有正反器的时脉连接在一起，当时脉进来时，所有的正反器同时被触发而动作，因此传递延迟时间就可以大为缩短，计数的速度就会增快。
2.我们可以利用MAX+plusⅡ的Timing Analyzer来比较同步计数器与非同步计数器(单元十)的传递延迟状况，图U12-3(a)与图U12-3(b)为分析所得结果，从图中可以发现，同步计数器从时脉输入到各级的输出，其传递延迟时间皆相同，而非同步计数器则越到后级传递延迟时间越长。
3.图U12-2的程式设计方法，也可以改用D型正反器来设计，如图U12-4所示，您可以发现此种设计同步计数器的方法较简洁。
4.若要将图U12-4改成下数计数器，只要将叙述ff[].d=ff[].q+1；改成ff[].d=ff[].q-l；即可。
5.图U12-5为四位元含致能及清除的模10上下数计数器，其中的设计重点为：(1)为了能在高频计数电路应用，本电路的清除方式采同步清除式设计，并不利用正反器本身的elrn脚，而是当clr脚输入为鬲态时，令所有正反器的D输入脚为o，达到清除的目的。
(2)程式中使用了巢状的IF THEN叙述，须注意每一层的IF THEN、 ELSIF、ELSE及END IF的对应，不要弄乱了，否则会很麻烦。
四位二进制同步加法计数器(缺0011 0100 0101 0110)综述
成绩评定表课程设计任务书摘要本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。
首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。
然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。
在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。
经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。
说明四位二进制加法计数器顺利完成。
关键词：计数器；VHDL语言；仿真；触发器。
目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2编译程序 (7)1.3波形仿真 (10)1.4 仿真结果分析 (14)1.5引脚锁定与下载 (14)2、MULTISIM实现过程 (16)2.1求驱动方程 (16)2.2画逻辑电路图 (19)2.3逻辑分析仪的仿真 (20)2.4结果分析 (21)2.5自启动判断 (22)四、总结 (23)五、参考书目 (24)一、课程设计目的1 了解同步加法计数器工作原理和逻辑功能。
2 掌握计数器电路的分析、设计方法及应用。
3 学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。
0-15的二进制 四位
0-15的二进制四位0-15的二进制表示方式有以下16种情况：0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111。
在计算机科学中，二进制是一种使用0和1来表示数字和字符的编码系统。
每个二进制位都代表一个权值，从右至左依次为1、2、4、8。
通过组合不同的二进制位，我们可以表示出0-15的整数。
下面将分别介绍每个二进制数对应的十进制数，并探讨其在计算机中的应用。
0000：十进制数0。
在计算机中，0常常表示“假”或“空”。
例如，当一个变量的值为0时，通常表示它没有被赋予任何有效的数据。
0001：十进制数1。
这是最简单的二进制数，也是最小的正整数。
在计算机中，1经常用来表示“真”或“存在”。
例如，当一个条件满足时，我们可以将其表示为1，否则为0。
0010：十进制数2。
在计算机中，2经常用来表示二进制的基数。
我们可以将二进制数按照2的幂次方展开，每一位乘以对应的权值，再求和即可得到其对应的十进制数。
0011：十进制数3。
在计算机中，3经常用来表示条件的复合状态。
例如，当多个条件同时满足时，我们可以将其表示为3，否则为0或其他值。
0100：十进制数4。
在计算机中，4经常用来表示数据的存储单位。
一个字节通常由8个二进制位组成，而4位二进制数正好可以表示一半的字节。
0101：十进制数5。
在计算机中，5经常用来表示循环。
当我们需要重复执行某个操作时，可以使用循环结构来实现，而循环的次数就可以用5来表示。
0110：十进制数6。
在计算机中，6经常用来表示计数。
当我们需要对某个变量进行累加操作时，可以使用计数器，而计数器的初始值可以用6来表示。
0111：十进制数7。
在计算机中，7经常用来表示条件的多种可能性。
例如，当一个条件具有多个不同的分支时，我们可以将其表示为一个7位的二进制数。
1000：十进制数8。
在计算机中，8经常用来表示数据的位数。
常用计数器详情介绍
无
异步（低电平有效）
单时钟可逆 4 位二进制计数器
无
异步（低电平有效）
双时钟可逆十进制计数器 异步（高电平有效） 异步（低电平有效）
双时钟可逆 4 位二进制计数器 异步（高电平有效） 异步（低电平有效）
二-五-十进制“加” 计数器 异步（高电平有效） 预置 9，异步（高电平有效）
二-八-十六进制“加” 计数器 异步（高电平有效）
输出
工作模式
CR LD ET EP CP D3 D2 D1 D0 Q3 Q2 Q1 Q0
0 × × × × × × × × 0 0 0 0 异步清零
1 0 × × ↑ D C B A D C B A 同步置数
1 1 0 × × × × × × 保 持 数据保持
1 1 × 0 × × × × × 保 持 数据保持
在时钟脉冲作用下，顺7序413地8 使每个输出1端输出Q3Q节2Q1拍Q0脉冲，
用以协调系统各部G分1 G2的AG2工B 作A2 A1 A0
RCO 74161
ET 1 EP
∧
1 00
RD LD D3 D2 D1 D0 CP
CP
1
CP Q0 Q1 Q2 Y0 Y1 Y2
Y3 Y4 Y5 Y6 Y7
LD Q 0 nQ 3 nQ 0 nQ 3 n
时序图
完整状态转换图
用RCO端来实现
（2）异步反馈置数法
例5-16 用集成计数器74X193和必要的门电路组成10进制计 数器，要求用反馈置数法实现。
逻辑电路图
计数脉冲 1
1
1
&
0
0
完整的状态图
例5-17 用74X160组成48进制计数器。
2016-2017学年1学期数字逻辑电路期末考试试卷_A卷_
3
vO
6
vI2 555
2
15
0.01µF
5．逻辑函数
P=A
⊕B
⊕C，写成最小项和的形式应为
P（A，B，C）=
∑ m
（
）。
评卷人
得分
三、综合题（8 小题，1-5 题每题 8 分，6 题 10 分， 7-8 题每题 15 分，共 80 分）
4．在 10 位二进制数 D/A 转换器中，已知其最大满刻度输出模拟电压 Vom=5V，求最小分辨
电压 VLSB 和分辨率。
5．图为由中规模 4 位二进制同步加法计数器 74LS161（同步置数，异步清零，QD 最高位）
构成的电路，试画出完整状态转换图，说明它是几进制计数器？
1．化简逻辑函数 P=AB+ A C+ B C+CD，用与非门实现该逻辑函数。 2．分析图逻辑电路，写出输出 Y0、Y1、Y2 和 Y3 的表达式和真值表，说明该电路的逻辑功能。
6. 试分析图所示电路的逻辑功能，列出特性表，写出特性方程。
队别__________
3．图题为一通过可变电阻 RW 实现占空比调节的多谐振荡器，图中 R W = RW1 + RW 2 ，试分
析电路的工作原理，求振荡频率 f 和占空比 q 的表达式。
试卷 第 2 页 （共 3 页）
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南京信息工程大学 2015-2016 学年第二学期《数字电子技术基础》期末考试试卷
南京信息工程大学
2016-2017 年 第 1 学期 数字逻辑电路 课程 期末 试卷（A 卷）
本试卷共 3 页；考试时间 120 分钟；出卷时间 2016 年 12 月
四位同步二进制计数器74LS161
四位同步二进制计数器74LS161————————————————————————————————作者：————————————————————————————————日期：四位同步二进制计数器74LS161逻辑符号如图所示：逻辑功能如下表所示：74LS161功能表PTCP 功能1 × 0 ××1 × 1 0 ×1 0 1 1 ×1 1 1 1 0↑↑×××计数并行输入保持保持（CO=0）清零CP是时钟脉冲信号端，是异步清零端，是同步置数控制端，P和T为计数允许控制端，D0～D3为并行数据输入端，Q0～Q3为数据输出端，CO为进位输出端。
由功能表可以看出该芯片具有以下功能：（1）清零功能。
当时，计数器异步清零。
即只要，计数器输出状态立刻变为“0000”。
（2）同步并行置数功能。
当、时，在CP上升沿作用下，并行输入数据D0～D3进入计数器，使计数器的输出端状态为Q3 Q2Q1 Q0＝D3D2 D1D0。
（3）保持功能。
当、时，若P·T＝0，则计数器保持原来状态不变。
对于进位输出信号有两种情况：如果T=0，则CO=0；如果T=1，则CO= Q3 ·Q2·Q1 ·Q0（4）计数功能。
当、时，若P＝T＝1，则在时钟脉冲CP上升沿的连续作用下，计数器输出（Q3Q2Q1Q0）的状态按0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111→0000的次序循环变化，完成十六进制（或称四位二进制）加法计数。
并且当计数器计到1111时，进位输出端CO输出为1，其他状态时CO输出为0。
数字逻辑(专升本)复习资料
1 / 22 单选题（3分）正确答案C我的答案C单选2、将二进制、八进制和十六进制数转换为十进制数的共同规则是( )。
A除n取余Bn位转1位C按权展开D乘n取整2 / 22 单选题（3分）正确答案B我的答案B根据最小项与最大项的性质，任意两个不同的最小项之积为0 ，任意两个不同的最大项之和为。
B1.0C2.0D不确定3 / 22 单选题（3分）正确答案D我的答案D我们可以用逻辑函数来表示逻辑关系，任何一个逻辑关系都可以表示为逻辑函数的与或表达式，也可表示为逻辑函数的表达式。
A与B或C与或非D或与4 / 22 单选题（3分）正确答案C我的答案CABCD5 / 22 单选题（3分）正确答案C我的答案C单选36、若4位同步二进制加法计数器当前的状态是0111，下一个输入时钟脉冲后，其内容变为（）。
A0111B0110C1000D00116 / 22 单选题（3分）正确答案B我的答案BABCD7 / 22 单选题（3分）正确答案B我的答案B、当现态时，具 J=1，K=0时，时钟动作后的 J - K 触发器次态应为（）。
A置0B置1C保持D不确定8 / 22 单选题（3分）正确答案C我的答案CABABCA+BDB9 / 22 单选题（3分）正确答案C我的答案C单选18 、能够存储0 、 1 二进制信息的器件是（）。
ATTL门BCMOS门C触发器D译码器10 / 22 单选题（3分）正确答案D我的答案D单选31 、用n级触发器组成计数器，其最大计数模是（）。
AnB2nCn2D2n11 / 22 多选题（4分）正确答案CD我的答案CD多选3 、计算机中的所有信息均以二进制形式表示，但有时为了书写与阅读的方便，也使用（）表示。
A四进制B六进制C八进制D十六进制12 / 22 多选题（4分）正确答案ACD我的答案ACD多选13 、求一个逻辑函数F的对偶式，可将F中的（）。
A“·”换成“+”，“+”换成“·”B原变量换成反变量，反变量换成原变量C变量不变D常数中“0”换成“1”，“1”换成“0”13 / 22 多选题（4分）正确答案BD我的答案BD下列乘积项中，（）是四变量ABCD函数的最小项。
常用计数器详情介绍
无
异步（低电平有效）
单时钟可逆 4 位二进制计数器
无
异步（低电平有效）
双时钟可逆十进制计数器 异步（高电平有效） 异步（低电平有效）
双时钟可逆 4 位二进制计数器 异步（高电平有效） 异步（低电平有效）
二-五-十进制“加” 计数器 异步（高电平有效） 预置 9，异步（高电平有效）
二-八-十六进制“加” 计数器 异步（高电平有效）
常用计数器详情介绍
一、常用计数器芯片
（一）4位二进制同步加法计数器芯片74X161
引脚图
逻辑符号图1
逻辑符号2
内部逻辑电路图 简图
常用74X161状态转换图
清零 预置数 使 能 CR LD ET EP
0
×
××
1
0
××
1
1
0×
1
1
×0
1
1
11
时钟 CP × ↑ × × ↑
预置数据输入 D3 D2 D1 D0
序列信号——在时钟脉冲作用下产生的一串周期性的二进制信号。
例：用74161及门电路构成序列信号发生器。
其中74161与G1构成了一个模5计数器。
由于
因此，这是一个01010序列信号发生器，序列长度P=5。
用计数器辅以数据选择器可以方便地构成各种序列发生器。
构成的方法如下：
第一步 构成一个模P计数器；
第二步 选择适当的数据选择器，把欲产生的序列按规定的 顺序加在数据选择器的数据输入端，把地址输入端与计数器 的输出端适当地连接在一起。
例 试用计数器74161和数据选择器设计一个01100011序 列发生器。
解：由于序列长度P=8，故将74161构成模8计数器，并选用 数据选择器74151产生所需序列，从而得电路如图所示。
课程设计--四位二进制加减法器
组合逻辑电路课程设计之四位二进制加减法器摘要:加法器即是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
对于4位的二进制加法，相关的有五个的量：1，被加数A ，2，被加数B ，3，前一位的进位CIN ，4，此位二数相加的和S ，5，此位二数相加产生的进位COUT 。
前三个量为输入量，后两个量为输出量，五个量均为4位.本文采用4位二进制并行加法器原理，选择74LS283，74LS283是4位二进制先行进位加法器，它只用了几级逻辑来形成,并连接几个异或门，由其构成4位二进制加法器/减法器，并用Verilog HDL 进行仿真。
关键字:全加器,异或门,74LS283, verilog,加法/减法功能.总的电路设计 一.硬件电路的设计本电路74LS283为核心元件,其逻辑符号为U174LS283DSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07全加器由加位输入X 和Y ,还有进位输入CIN,3个输入的范围是0~3,可以用两个输出位表示.S(全加和)和COUT(送给高位的进位).满足下面等式.CINY CIN X Y X COUT CINY X CIN Y X N CI Y X N CI Y X CIN Y X S ⋅+⋅+⋅=⋅⋅+⋅'⋅'+'⋅⋅'+'⋅'⋅=⊕⊕=实现全加器的电路图如下74LS08D本电路还需要4个异或门,要实现加法器和减法器的双重功能,需要有选择功能端,设A为四位二进制被加数,B为二进制被减数.当使能端为0时,电路实现加法运算,当使能端为1时电路实现减法运算.电路原理图如下1.Multisim原理图2.MAX plus2原理图当A口输入为0011,B口输入为0001,使能端为0时.输出为0100.电路图如下当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.电路图如下二.软件程序设计Verilog HDL语言程序module b(A,B,C,D,E);input[3:0] A,B;input C;output[3:0] D;output E;assign {E,D}=C?(A+B):(A-B);endmodule当A口输入为0011,B口输入为0001,使能端输入为0,输出为0010,仿真图如下.当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.仿真图如下三.总结及心得体会1.通过本次课题设计，自学了一些相关的Verilog语言和MAX+plusII,Multisim 软件的使用方法.2.基本掌握了74LS283的基本原理及使用方法.。
数字电路第6章习题参考答案
电路 如图
1010
1001
1000 0111 0110 (b)
19
利用后十一个态，反馈置位信号直接由进位端Oc=QDQCQBQA 引 入，预置数为16-11=5=0101，状态迁移关系如下：
QDQCQBQA 0101
0110 0111
1000
1001 1010 电路 如图
1111
1110
1101
1100
励议程和时钟议程为：F1:(LSB) CP1=CP,J1=Q4,K1=1（书上有错）
F2:
CP2=Q1,J2=K2=1
F3:
CP3=Q2,J3=K3=1
F4:(MSB) CP4=CP,J4=Q1Q2Q3,K4=1
要求：（1）画出该计数器逻辑电路图；
（2）该计数器是模几计数器；
（3）画出工作波形图（设电路初始状态为0000）。
01 01 01 01
00 00 10 10
00 00
3
1001
1010
1111
0000 0001 0010 0011
1000
1011
1100
0100
1101
1110
0111 0110 0101
（3）画出工作波形图（设电路初始状态为0000）。
4
6.3 设计一个计数电路，在CP脉冲作用下，3个触发器QA,QB,QC 及输出C的波形图如图所示（分别选用JK触发器和D触发器）。 QC为高位， QA为低位。
00 1 1 X 0 01 0 0 X X
11 0 0 X X 10 1 1 X X
Q 2n1Q 1nQ 2nQ 1nQ 2n
J 4 Q3nQ2 nQ1n K 4 1 J 3 Q2 nQ1n K 3 Q2 nQ1n J 2 K 2 Q1n
四位二进制加法计数器
四位二进制加法计数器一实验目的1．熟悉ＱuartusII的ＶＨＤＬ文本设计流程全过程，学习计数器的设计与仿真2．掌握简单逻辑电路的设计方法与功能仿真技巧。
3．学习使用V AHDL语言进行含异步清零和同步加载与时钟使能的计数器的设计二实验仪器设备1．PC机，1台2．ＱuartusII系统三实验原理含计数使能、异步复位4位加法计数器，其中有锁存器、rst是异步清零信号，低电平有效；clk是锁存信号、当ena为1时使能锁存器。
四实验内容用VHDL语言设计一个含异步清零和同步加载与时钟使能的计数器，并进行编辑，编译与仿真。
要求(1)设计含有异步清零CLR和时钟使能端ENA。
(2)用D触发器设计带有上述功能的十进制的加法计数器。
五实验程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : 0UT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS (CLK,RST,EN)V ARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST=‘1’THEN CQI:=(OTHERS =>‘0’);ELSIF CLK’EVENT AND CLK=‘1’THENIF EN=‘1’THENIF CQI<9 THEN CQI:=CQI+1;ELSE CQI := (OTHERS => ‘0’);END IF;END IF;END IF;IF CQI=9 THEN COUT<=‘1’;ELSE COUT<=‘0’;END IF;CQ<=CQI;END PROCESS;END ARCHITECTURE behav;六. 实验仿真图形试验总结和分析通过试验，让我更加深刻了解并掌握了如何使用Quartus 2的使用，工程的建立，文件的保存，特别是如何观察时序仿真图和电路图。
电气工程师-专业基础(发输变电)-数字电子技术-3.6时序逻辑电路
电气工程师-专业基础（发输变电）-数字电子技术-3.6时序逻辑电路[单选题]1.图3-6-1是一个集成74LS161集成计数器电路图，则该电路实现的逻辑功能是()。
[2018年真题]（江南博哥）图3-6-1A.十进制加计数器B.四进制加计数器C.八进制加计数器D.十六进制加计数器正确答案：C参考解析：加法计数器74LS161预置数端接地，无预置数。
根据输出端逻辑关系，即当Q3Q2Q1Q0＝（0111）2时，下个CP脉冲，电路重新置零。
从（0000）2到（0111）2需计数8次，因此该电路实现的逻辑功能是八进制计数器。
[单选题]2.采用中规模加法计数器74LS161构成的电路如图3-6-2所示，该电路构成几进制加法计数器()。
[2017年真题]图3-6-2表3-6-1 74LS161功能表A.九进制B.十进制C.十二进制D.十三进制正确答案：B参考解析：由表3-6-1得，加法计数器74LS161预置数为DCBA＝（0011）2，当Q D＝1，Q C＝1首次出现时，即输出为（1100）2重新进行预置数。
其它情况继续保持计数。
计数器的循环状态为：0011-0100-0101-0110-0111-1000-1001-1010-1011-1100-0011，因此，为十进制计数器。
[单选题]3.四位双向移位寄存器74194组成的电路如图3-6-3所示，74194的功能表如表3-6-2所示，该电路的状态转换图为()。
[2016年真题]图3-6-3图3-6-4表3-6-2A.图（a）B.图（b）C.图（c）D.图（d）正确答案：A参考解析：M1和CP的产生第一个脉冲时，M1＝CP＝1，电路处于置数状态，因此第一个数为1000。
脉冲过后，M1＝0，M0＝1，电路开始执行右移操作。
根据逻辑关系图以及电路图可看出：故其循环为1000、0100、0010、0001。
因此，状态转换图为图（a）。
[单选题]4.图3-6-5电路中波形的频率为()。
4位二进制加法器
《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。
再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。
关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。
它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。
T692型集成全加器就是这种四位串行加法器。
超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
因为它的这个优点我们选取超前进位加法器。
超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。
译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。
译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。
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成绩评定表课程设计任务书摘要本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。
首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。
然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。
在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。
经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。
说明四位二进制加法计数器顺利完成。
关键词：计数器；VHDL语言；仿真；触发器。
目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2编译程序 (7)1.3波形仿真 (10)1.4 仿真结果分析 (14)1.5引脚锁定与下载 (14)2、MULTISIM实现过程 (16)2.1求驱动方程 (16)2.2画逻辑电路图 (19)2.3逻辑分析仪的仿真 (20)2.4结果分析 (21)2.5自启动判断 (22)四、总结 (23)五、参考书目 (24)一、课程设计目的1 了解同步加法计数器工作原理和逻辑功能。
2 掌握计数器电路的分析、设计方法及应用。
3 学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：1010101111001101111011110/1/1000101101110010000100000/0/0/0/0/0/0/0/0/0/−−−−←−−−−←−−−−←−−−−←−−−−←↓↑−−−→−−−−→−−−−→−−−−→−−−−→−B:状态转换图三、实现过程1.QUARTUSII实现过程1.1建立工程.图1 QUARTUS软件的启动界面（1）点击File –> New Project Wizard创建一个新工程，系统显示如图2。
图2 工程创建向导的启始页（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图3所示；（3）点击Next，若目录不存在，系统可能提示创建新目录，如图4所示，点击“是”按钮创建新目录，系统显示如图5所示；（4）系统提示是否需要加入文件，在此不添加任何文件；（5）点击Next，进入设备选择对话框，如图6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；（6）点击Next，系统显示如图7，提示是否需要其他EDA工具，这里不选任何其他工具；（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图8，在窗口左侧显示出设备型号和该工程的基本信息等。
图3 输入工程名称、存储目录图4 提示是否创建新文件夹图5 提示是否添加文件图6 芯片型号选择图7 提示是否利用其他EDA设计工具图8 工程阐述汇总1.2编译程序为实现用一个拨码开关控制一个LED亮灭的功能，可用VHDL编写一个程序实现，具体操作过程如下：（1）点击File->New创建一个设计文件，系统显示如图9；图9 创建一个设计文件（2）选择设计文件的类型为VHDL File；（3）点击OK，系统显示如图10，窗口右侧为VHDL的编辑窗口。
图10 新建的一个VHDL源文件的编辑窗口（4）在编辑窗口中编辑以下程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity count16 isPORT (cp,r:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );end count16;ARCHITECTURE one OF count16 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (cp,r)BEGINIF r='0' then count<="0000";ELSE IF cp'EVENT AND cp='1' THEN IF count="0010"THENcount<="0111";ELSE IF count="1111" THENcount <="0000";ELSE count <= count +1;END IF;END IF;END IF;END IF;END PROCESS;q<= count;END one;（5）输入程序后，存盘，如图11所示：图11 存盘( 6 ) 点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图12所示：图12 编译结果成功1.3波形仿真（ 1 ）建立时序仿真文件,如图1-13所示，选择“Vector Waveform File”，出现图13的界面，在Name空白处击右键，Insert→Insert Node or Bus。
图 13仿真初始界面图14点击Name后的界面在图14中单击图15设置对应端口在图15中单击，再单击→OK→OK。
如图16所示图16建立仿真界面仿真文件存盘时，文件名字必须与顶层文件同名，即count16，默认即可。
图18仿真工具栏图18是为仿真输入赋值的。
如想赋值‘1’，单击。
（ 2 ）单击菜单进行仿真图19点击进行仿真仿真结果如图20。
图20 仿真波形1.4仿真结果分析由仿真波形图20可以清楚地看到在一个周期之内，即由小到大，依次完成了四位二进制加法计数的功能。
其中由于缺了0011 0100 0101 0110四个状态，即缺了十进制数中的3 4 5 6四个数，在波形仿真中，在这几个状态处发生跳变，即由0010跳到0111，再由0000直接跳回到1111，即完成一个周期的计数，不断循环往复。
1.5引脚锁定与下载左上侧Assignment选项中选Pins，下侧Location分配引脚：cp-PIN_28 q[3]-PIN_114 q[2]-PIN_115 q[2]-PIN_116 q[1]-PIN_117 r-PIN_58。
图21锁定管脚左键点击Tools——〉Programmer图22下载点击start，运行到100%，及下载成功。
2. Multisim 实现过程2.1求驱动方程相关结构示意框图和状态转换图见上（二）所示步骤。
选择四个时钟脉冲下降沿触发的JK 触发器，因要使用同步电路，所以时钟方程应该为CP CP CP CP CP ====3210（1）求状态方程由所示状态图可直接画出如图23所示电路次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图，再分解开便可以得到如图24所示各触发器的卡诺图。
图23次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图将上述卡诺图对应拆成四个卡诺图，分别求出13+n Q 、12+n Q 、11+n Q 、10+n Q 表达式如下所示：(a) 13+n Q 的卡诺图(b) 12+n Q 的卡诺图（c ）11+n Q 的卡诺图（d ）10+n Q 的卡诺图 图24各触发器的卡诺图(1)根据卡诺图进行相应化简即得到状态方程，如下：nn n n n n n n n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 01010111201011321201232313)()()(=+=+++=+++=++++（2）求驱动方程由于JK 触发器的特性方程为n n n Q K Q J Q +=+1用状态方程与特性方程做比较，可得对应驱动方程，如下：1)(000110120312012323=====+=++==K J Q K J Q Q K Q Q Q J Q Q Q K Q J n n n n n n n n n n2.2画逻辑电路图根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如图25所示的逻辑电路图。
图25 四位二进制加法计数器2.3逻辑分析仪的仿真图26四位二进制加法计数器逻辑分析仪2.4结果分析Multisim是一种虚拟仪器，可以用来验证电路的设计的正确性。
根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。
本次课程设计中，选用四个时钟脉冲下降沿触发的JK触发器来实现四位二进制加法计数器。
逻辑电路图26中，四个小红灯即为显示器，从左到右显示时序图中的十二种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。
由于其中缺了0011 0100 0101 0110四种状态，如图27逻辑分析仪中可发现计数过程中发生跳变，即先从0010跳到0111，再由0000直接跳回到1111，周而复始。
逻辑分析仪类似于QUARTUSII环境下的波形仿真，是对计数器的另一种直观的描述。
其中，高电平表示“1”，低电平表示“0”，也可以对计数器的功能进行测试及检验。
2.5 自启动判断检查电路能否自启动：把无效状态0011 0100 0101 0110带入输出方程和和状态方程进行计算，结果如下：11110110111001011101010000110/0/0/0/−−−→−−−−→−−−−→−−−−→−由此可见，在CP 操作下都能回到有效状态，即电路能够自启动。
四、总结在本次数字电路课程设计中，我的题目为四位二进制加法计数器（缺0011 0100 0101 0110）。
由于是第一次做数字电路的课程设计，对于相关设计过程和分析方法并不大熟练。
但总的来说，这次课设还算完满完成，这对我以后学习相关的课程以及进行更高层次的数字电路设计都奠定了良好的基础。
在设计过程中，出现了各种各样的问题，例如：写程序时，如果思路不够清晰是很难完成代码的设计的；化简时，由于对卡诺图化简发不够熟练，很容易就会导致化简错误；用Multisim软件画逻辑电路图时，稍有一点错误就会导致电路图模拟不出我们要完成的计数器任务。