数电课设___四位二进制加法计数器的设计
电子技术实验报告(数电部分)
电气与电子信息工程学院实验报告课程名称：电子技术实验（数电部分）专业名称：班级：学号：姓名：湖北理工学院电气与电子信息工程学院实验报告规范实验报告是检验学生对实验的掌握程度，以及评价学生实验课成绩的重要依据，同时也是实验教学的重要文件，撰写实验报告必须在科学实验的基础上进行。
真实的记载实验过程，有利于不断积累研究资料、总结研究实验结果，可以提高学生的观察能力、实践能力、创新能力以及分析问题和解决问题的综合能力，培养学生理论联系实际的学风和实事求是的科学态度。
为加强实验教学中学生实验报告的管理，特指定湖北理工学院电气与电子信息工程学院实验报告规范。
一、每门实验课程中的每一个实验项目均须提交一份实验报告。
二、实验报告内容一般应包含以下几项内容：1、实验项目名称：用最简练的语言反映实验内容，要求与实验课程安排表中一致；2、实验目的和要求：明确实验的内容和具体任务；3、实验内容和原理：简要说明本实验项目所涉及原理、公式及其应用条件；4、操作方法与实验步骤：写出实验操作的总体思路、操作规范和操作主要注意事项，准确无误地记录原始数据；5、实验结果与分析：明确地写出最后结果，并对实验得出的结果进行具体、定量的结果分析，说明其可靠性；6、问题与建议（或实验小结）：提出需要解决问题，提出改进办法与建议，避免抽象地罗列、笼统地讨论。
（或对本次实验项目进行总结阐述。
）三、实验报告总体上要求字迹工整，文字简练，数据齐全，图标规范，计算正确，分析充分、具体、定量。
四、指导教师及时批改实验报告，并将批改后的报告返还学生学习改进。
五、实验室每学期收回学生的实验报告，并按照学校规章保存相应时间。
实验报告实验项目名称：逻辑门电路逻辑功能的测试同组人：实验时间：实验地点：指导教师：一、实验目的1、熟悉数字逻辑实验箱的结构、基本功能和使用方法。
2、掌握常用非门、与非门、或非门、异或门的逻辑功能及其测试方法。
二、实验主要仪器与设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、数字万用表、芯片CC4011、CC4030、CC4000的有关内容。
四位二进制加法器 课程设计报告
《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号5月日至 6月日共周目录技术要求·2摘要·2第一章系统概述1、总体设计思想·22、系统框图·33、工作原理·3第二章单元电路设计及分析1、加法器的选择·42、译码器Ⅰ的选择·83、译码器Ⅱ的选择·114、数码管的选择·13第三章系统综述及总体电路图1、系统综述·142、总体电路图·153、仿真结果·15第四章结束语收获与体会·16鸣谢·17附录1、元件材料清单·172、部分元器件引脚图·17参考文献··174位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。
第一章系统概述1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
课程设计--四位二进制加减法器
组合逻辑电路课程设计之四位二进制加减法器摘要:加法器即是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
对于4位的二进制加法，相关的有五个的量：1，被加数A ，2，被加数B ，3，前一位的进位CIN ，4，此位二数相加的和S ，5，此位二数相加产生的进位COUT 。
前三个量为输入量，后两个量为输出量，五个量均为4位.本文采用4位二进制并行加法器原理，选择74LS283，74LS283是4位二进制先行进位加法器，它只用了几级逻辑来形成,并连接几个异或门，由其构成4位二进制加法器/减法器，并用Verilog HDL 进行仿真。
关键字:全加器,异或门,74LS283, verilog,加法/减法功能.总的电路设计 一.硬件电路的设计本电路74LS283为核心元件,其逻辑符号为U174LS283DSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07全加器由加位输入X 和Y ,还有进位输入CIN,3个输入的范围是0~3,可以用两个输出位表示.S(全加和)和COUT(送给高位的进位).满足下面等式.CINY CIN X Y X COUT CINY X CIN Y X N CI Y X N CI Y X CIN Y X S ⋅+⋅+⋅=⋅⋅+⋅'⋅'+'⋅⋅'+'⋅'⋅=⊕⊕=实现全加器的电路图如下74LS08D本电路还需要4个异或门,要实现加法器和减法器的双重功能,需要有选择功能端,设A为四位二进制被加数,B为二进制被减数.当使能端为0时,电路实现加法运算,当使能端为1时电路实现减法运算.电路原理图如下1.Multisim原理图2.MAX plus2原理图当A口输入为0011,B口输入为0001,使能端为0时.输出为0100.电路图如下当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.电路图如下二.软件程序设计Verilog HDL语言程序module b(A,B,C,D,E);input[3:0] A,B;input C;output[3:0] D;output E;assign {E,D}=C?(A+B):(A-B);endmodule当A口输入为0011,B口输入为0001,使能端输入为0,输出为0010,仿真图如下.当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.仿真图如下三.总结及心得体会1.通过本次课题设计，自学了一些相关的Verilog语言和MAX+plusII,Multisim 软件的使用方法.2.基本掌握了74LS283的基本原理及使用方法.。
数电课程设计论文四位二进制加计数器(缺0100,0101,0110,1000,1001)
成绩评定表课程设计任务书摘要本文描述了四位二进制同步加法计数器的功能，并且缺省了状态0100，0101，0110，1000，1001。
计数器初始状态从0000开始，每来一个CP脉冲计数器就加1，当增加到0011时，直接跳到状态0111；再来一个CP脉冲，计数器直接跳到状态1010；当计数器加到1111时，给高位进位的同时计数器归零。
本课程设计分别通过QuartusⅡ和multisim软件设计实现此计时器。
在QuartusⅡ软件中先用VHDL语言描述此计数器，编译完成后，进行波形仿真，最后下载到试验箱中。
在multisim软件中首先设计实现此计数器功能的电路图，然后运行仿真电路图，通过LED灯亮灭的顺序和逻辑分析仪的波形变化情况验证电路图的正确性。
关键词：四位二进制加计数器；QuartusⅡ软件；multisim软件；目录1课程设计目的 (1)2课程设计实现框图 (1)3实现过程 (1)3.1QuartusⅡ实现过程（VHDL） (1)3.1.1建立工程 (2)3.1.2VHDL源程序 (5)3.1.3编译和仿真过程 (6)3.1.4引脚锁定与下载 (9)3.1.5仿真结果分析 (10)3.2Multisim实现过程（电路设计） (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (15)3.2.3逻辑分析仪显示的波形 (16)3.2.4仿真结果分析 (16)4设计体会 (17)5参考文献 (18)1课程设计目的1、了解数字系统设计方法。
2、熟悉VHDL语言及其仿真环境、下载方法。
3、熟悉Multisim环境。
4.设计实现四位二进制加计数器（缺0100,0101,0110,1000,1001）。
2课程设计实现框图图1所示是四位二进制同步加法计数器的结构示意框图。
CP是输入计数脉冲，所谓计数，就是计CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器计满时再来CP脉冲，计数器归零的同时给高位进位，即要送给高位进位信号，图中的输出信号C就是要送给高位的进位信号。
数电期末大作业课程设计
数电期末大作业课程设计一、课程目标知识目标：1. 学生能理解并掌握数字电路基础知识，如逻辑门、触发器、计数器等原理及功能。
2. 学生能运用所学知识分析并设计简单的数字电路系统。
3. 学生了解数字电路在实际应用中的优势，如稳定性、可靠性及易于集成。
技能目标：1. 学生能熟练使用数字电路设计软件，如Multisim、Proteus等进行电路设计与仿真。
2. 学生具备一定的动手实践能力，能搭建简单的数字电路并进行调试。
3. 学生能够通过查阅资料、团队合作等方式，解决数字电路设计过程中遇到的问题。
情感态度价值观目标：1. 学生培养对数字电路的兴趣，激发学习热情，形成积极的学习态度。
2. 学生在团队合作中，学会沟通、协作，培养集体荣誉感和责任感。
3. 学生通过学习数字电路，认识到科技发展对社会进步的重要性，增强科技创新意识。
课程性质：本课程为电子信息类专业高年级学生的专业必修课，旨在帮助学生将所学的数字电路理论知识与实际应用相结合，提高学生的动手实践能力和创新意识。
学生特点：学生已具备一定的数字电路理论基础，具有较强的学习能力和求知欲，但实践经验相对不足。
教学要求：结合学生特点，注重理论联系实际，通过课程设计，使学生能够将所学知识应用于实际电路设计中，提高学生的综合运用能力。
同时，注重培养学生的团队合作精神和创新意识。
课程目标分解为具体学习成果，以便后续教学设计和评估。
二、教学内容1. 数字电路基础知识复习：逻辑门、触发器、计数器等原理及功能，要求学生熟练掌握并能够运用相关知识分析问题。
2. 数字电路设计软件应用：介绍Multisim、Proteus等软件的基本操作，使学生能够使用软件进行电路设计与仿真。
3. 课堂实践：组织学生进行数字电路搭建、调试，提高学生的动手实践能力。
- 实践项目1：设计并搭建一个简单的4位加法器- 实践项目2：设计并搭建一个2进制计数器4. 数字电路系统设计：指导学生进行小组合作，完成一个具有一定功能的数字电路系统设计。
数字电子技术项目4 4位二进制数加法数码显示
YAB AB
A1 =B=1＆；A＜B时，Y AY B
≥1
YAB
＆
A
B
1
YAB
YAB AB
可写出逻辑函数表达式
YAB AB AB AB AB
2．多位数值比较器
如两个多位二进制数进行比较时， 则需从高位到低位逐位进行比较。 只有在高位相应的二进制数相等时， 才能进行低位数的比较。当比较到 某一位二进制数不等时，其比较结 果便为两个多位二进制数的比较结 果。
逻辑电平开关，输出端接LED电平指示，灯亮为1， 灯灭为0。 3）验证功能 输入端按真值表输入不同数值，观察输出端接 LED电平指示，
4.4 项目实施
1．4位二进制数加法数码显示电路
+5V
S1
S2
5
A1
VCC
S3
3
A2
S4
14
A3
S1
4
S5
12
A4
S2
1
S6
6
B1
S3
13
S7
2
B2
S4
S
2. 全加器
将两个多位二进制数相加时，除了将两个同位数 相加外，还应加上来自相邻低位的进位，实现这 种运算的电路称为全加器。
全加器具有三个输入端，A、B为被加数和加数， Ci-1是来自低位的进位输入，两个输出端，Ci是向 高位的进位输出，Si是本位和输出。
写出输出逻辑表达式
Ci-1
=1
Si
Si Ai Bi Ci1
Ai
Bi
Ci Ai Bi Ci1 ( Ai Bi )
=1 ＆
Ai
数电用2片74LS161实现224进制的计数器(4种方法)
工业大学《数字电子技术基础》结课报告题目：用2片74LS161实现224进制计数器：王倩倩学号：**********班级：1111201用2片74LS161实现224进制的计数器摘要：74LS161是集成4位二进制计数器，异步置零，同步置数，用两片74LS161最高可以实现256进制计数器，级联方法主要是同步并行和异步串行。
本文介绍用两片74LS161实现224进制计数器，通过清零法和置数法改变其进制。
用Multisim 进行仿真，以波形及灯泡亮灭两种方式，显示计数器的计数过程、过渡状态形成清零或置数信号的过程，用四踪示波器以面板部分重叠显示方法同步显示时钟脉冲信号、清零或置数信号以及状态输出信号，分析了计数至最高位返回0的过渡态。
关键词：74LS161 224进制清零法置数法同步并行异步串行正文：74LS161是集成4位二进制加法计数器，其功能表如表1所示：表1 74LS161功能表74LS161是异步置零、同步置数，利用74LS161的预置数控制LD端或者清零端CR在计数循环过程跳过一些状态，可构成任意进制的计数器。
用两片74LS161级联最高可以构成256进制的计数器，级联方式主要是同步并行和异步串行。
根据两片74LS161芯片的级联方式和控制计数进制的方法的不同，我们可以采取四大类方式，实现用两片74LS161芯片实现224进制的计数器。
下面，我们分别简要介绍这四种方法，并用软件Multisim进行仿真以检验设计的正确性。
一. 同步并行-清零法1.电路设计分析74LS161是四位二进制的加法计数器，要想实现224进制的加法计数器，必须使用两片74LS161芯片，这就这就涉及到级联，我们先用同步并行的方式进行级联。
同步并行，就必须在CP端接同一个脉冲信号，作为高位的芯片通过低位芯片的RCO端进行控制，当低位芯片计数到最高位的时候，RCO由0变为1，低位RCO接高位的两个使能端，这样就能实现低位芯片计数到最大的时候，在高位记一位数。
4位二进制加减法计数器
贵州大学实验报告
学院：计算机科学与信息学院专业：信息安全班级：
c=1;
end
else begin //如果data_r的值不等于0000则执行以下步骤
data_r<=data_r-1; //将data_r-1的值赋给data_r
c=0;
end
end
end
end
endmodule //模块定义结束
实
验
数
据
从实验结果图可以看出当up_down=1时执行加法计数器，每当clk输入一个上升信号时计数器的值DOUT 增加1。
当up_down=0时执行减法计数器，每当clk输入一个上升信号时计数器的值DOUT减少1。
当load=1是计数器载入预留值即DOUT=DIN。
当clr输入为1是计数器执行清零操作。
注：各学院可根据教学需要对以上栏木进行增减。
表格内容可根据内容扩充。
四位二进制加法器电工电子课程设计
长安大学电子技术课程设计4位二进制加法器专业车辆工程班级22010901姓名韩塽指导教师顾樱华日期2011、6、26目录一、技术要求 (2)二、摘要 (2)三、总体设计方案的论证及选择 (2)1、加法器的选取 (2)2、译码器的选取 (2)3、数码管的选取 (3)四.设计方案的原理框图，总体电路图，接线图及说明 (3)1、总体原理图 (3)2、总体接线图 (4)五.单元电路设计，主要元器件选择与电路参数计算 (4)1、逻辑开关 (4)2、加法器设计 (5)3、译码器设计 (7)4、数码管设计 (9)六、收获与体会 (10)七、参考文献 (11)八、附件（元器件清单） (12)评语 (13)一.技术要求1.四位二进制加数与被加数输入2.二位数码管显示二.摘要该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。
数码显示采用计数器，译码器七段译码显示管来实现。
加法器分为半加器和全加器，半加器只能实现两个一位二进制数的相加，其只考虑两个加数本身的求和而不考虑低位来的进数位。
目前使用最广泛的二进制加法器是二进制并行加法器。
三.总体设计方案的论证及选择1.加法器的选取二进制并行加法器是一种能并行产生两个n位二进制算术和的组合逻辑电路。
按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。
所以根据加法器的工作速度选取超前进位加法器。
这里供选取的超前进位加法器有74LS283，CT74LS283，SN74LS283，DM74LS283，HD74LS283，M74LS283 可供选择。
由于我们是非电专业，对电子器件的选取要求不高，为使设计简单起见所以选74LS283加法器。
2.译码器的选取译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。
4位二进制加法器课程设计
长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财目录一、课题名称与技术要求···························二、摘要·········································三、总体设计方案论证及选择·······················1、方案论证与选择······························2、加法器的选取································3、译码器的选取································4、数码管的选取································四、设计方案的原理框图、总体电路原理图及说明·····1、原理框图····································2、总体电路原理图······························3、说明········································五、单元电路设计、主要元器件选择及电路参数计算···1、单元电路设计································2、主要元器件选择······························六、收获与体会及存在的问题·······················七、参考文献·····································八、附件·········································一、课题名称及技术要求1、课题名称：四位二进制加法器2、技术要求：a、四位二进制加数与被加数输入b、二位数码管显示二、摘要本加法器要实现能够输入加数和被加数，并且还能够将最终结果用二位数码管显示出来的功能。
数电综合实验报告(3篇)
第1篇一、实验目的1. 巩固和加深对数字电路基本原理和电路分析方法的理解。
2. 掌握数字电路仿真工具的使用，提高设计能力和问题解决能力。
3. 通过综合实验，培养团队合作精神和实践操作能力。
二、实验内容本次实验主要分为以下几个部分：1. 组合逻辑电路设计：设计一个4位二进制加法器，并使用仿真软件进行验证。
2. 时序逻辑电路设计：设计一个4位计数器，并使用仿真软件进行验证。
3. 数字电路综合应用：设计一个数字时钟，包括秒、分、时显示，并使用仿真软件进行验证。
三、实验步骤1. 组合逻辑电路设计：（1）根据题目要求，设计一个4位二进制加法器。
（2）使用Verilog HDL语言编写代码，实现4位二进制加法器。
（3）使用ModelSim软件对加法器进行仿真，验证其功能。
2. 时序逻辑电路设计：（1）根据题目要求，设计一个4位计数器。
（2）使用Verilog HDL语言编写代码，实现4位计数器。
（3）使用ModelSim软件对计数器进行仿真，验证其功能。
3. 数字电路综合应用：（1）根据题目要求，设计一个数字时钟，包括秒、分、时显示。
（2）使用Verilog HDL语言编写代码，实现数字时钟功能。
（3）使用ModelSim软件对数字时钟进行仿真，验证其功能。
四、实验结果与分析1. 组合逻辑电路设计：通过仿真验证，所设计的4位二进制加法器能够正确实现4位二进制加法运算。
2. 时序逻辑电路设计：通过仿真验证，所设计的4位计数器能够正确实现4位计数功能。
3. 数字电路综合应用：通过仿真验证，所设计的数字时钟能够正确实现秒、分、时显示功能。
五、实验心得1. 通过本次实验，加深了对数字电路基本原理和电路分析方法的理解。
2. 掌握了数字电路仿真工具的使用，提高了设计能力和问题解决能力。
3. 培养了团队合作精神和实践操作能力。
六、实验改进建议1. 在设计组合逻辑电路时，可以考虑使用更优的电路结构，以降低功耗。
2. 在设计时序逻辑电路时，可以尝试使用不同的时序电路结构，以实现更复杂的逻辑功能。
（数电）加法运算电路课设
1 设计任务描述1.1设计题目：加法运算电路1.2 设计要求1.2.1 设计目的(1) 掌握1位十进制加法运算电路的构成，原理和设计原理；(2)熟悉集成电路的使用方法。
1.2.2 基本要求(1) 设计键盘以及编码电路；(2) 设计加数寄存器A和被加数寄存器B单元；(3) 实现4bit二进制码加法的BCD调整；(3) 用数码管以十进制形式显示最后运算结果。
2 设计思路根据此次课程设计的要求,我设计的加法运算电路由五个部分组成，键盘及编码电路、加数寄存器A和被加数寄存器B、加法运算电路、4bit二进制码加法的BCD调整和译码显示器。
当对应数字的开关被按下后，译码器显示数字同时将数字存到寄存器中。
然后经过加法运算，对运算结果进行BCD调整，最后显示运算结果。
1 键盘及编码电路:用开关及电阻组成键盘部分，用10-4线BCD优先编码器74147及四个非门组成编码电路，实现将0-9转化成二进制数。
2 加数寄存器A和被加数寄存器B：由4位并行寄存器74LS175实现对数据的存储，用2个4双向模拟开关4066、开关及非门判断是将二进制数存储到加数寄存器A还是被加数寄存器B。
3 加法运算电路：用集成4位超前进位加法器74HC283对加数和被加数进行运算。
4 4bit二进制码加法的BCD调整：用4位数值比较器74HC85对和进行比较、控制加法器是加0还是加6从而达到调整的目的。
5 译码显示器：将8421BCD码通过译码显示器转化成十进制数并显示出来。
3 设计方框图4 各部分电路设计及参数计算4.1键盘部分电路的设计图4.1键盘部分电路本电路中的数字键盘设计是设计是利用5伏电压产生高电平，另一端与地相接，当开关即数字键盘被按下接通时，有低电平传输进74147N译码器，译码器进行译码。
4.2译码电路的设计图4.2.1译码电路当对应按键被按下时，会有低电平传输进74147N译码器时译码器进行译码，经过四个非门后将十进制数转化成对应的8421BCD码。
四位二进制加法计数器
四位二进制加法计数器一实验目的1．熟悉ＱuartusII的ＶＨＤＬ文本设计流程全过程，学习计数器的设计与仿真2．掌握简单逻辑电路的设计方法与功能仿真技巧。
3．学习使用V AHDL语言进行含异步清零和同步加载与时钟使能的计数器的设计二实验仪器设备1．PC机，1台2．ＱuartusII系统三实验原理含计数使能、异步复位4位加法计数器，其中有锁存器、rst是异步清零信号，低电平有效；clk是锁存信号、当ena为1时使能锁存器。
四实验内容用VHDL语言设计一个含异步清零和同步加载与时钟使能的计数器，并进行编辑，编译与仿真。
要求(1)设计含有异步清零CLR和时钟使能端ENA。
(2)用D触发器设计带有上述功能的十进制的加法计数器。
五实验程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : 0UT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS (CLK,RST,EN)V ARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST=‘1’THEN CQI:=(OTHERS =>‘0’);ELSIF CLK’EVENT AND CLK=‘1’THENIF EN=‘1’THENIF CQI<9 THEN CQI:=CQI+1;ELSE CQI := (OTHERS => ‘0’);END IF;END IF;END IF;IF CQI=9 THEN COUT<=‘1’;ELSE COUT<=‘0’;END IF;CQ<=CQI;END PROCESS;END ARCHITECTURE behav;六. 实验仿真图形试验总结和分析通过试验，让我更加深刻了解并掌握了如何使用Quartus 2的使用，工程的建立，文件的保存，特别是如何观察时序仿真图和电路图。
数电课设 四位二进制加法计数器的设计
00
0001
0010
0100
0011
01
0101
0110
1000
0111
11
XXXX
0000
XXXX
XXXX
10
1001
1010
XXXX
1101
图2.1次态 的卡诺图
将上述卡诺图对应拆成四个卡诺图，分别求出 、 、 、 表达式
如下所示：
00
01
11
10
00
0
0
0
0
01
0
0
1
0
11
X
0
X
X
10
1
1
成绩评定表
学生姓名
XXX
班级学号
专业
通信工程
课程设计题目
四位二进制计数器
评语
组长签字：
成绩
日期
20 年 月 日
课程设计任务书
学 院
信息科学与技术
专 业
通信工程
学生姓名
XXX
班级学号
课程设计题目
四位二进制同步加法计数器（缺1011 1100 1110 1111）
实践教学要求与任务:
1.了解数字系统设计方法。
图1.3
图1.4
写入程序，保存程序
图1.5
具体程序如下：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count10 is
port(CP,r:in std_logic;
q:out std_logic_vector(3 downto 0));
四位二进制加法器课程设计
长安大学电工与电子技术课程设计四位二进制加法器专业__ 车辆工程__班级姓名指导教师李民日期_2012.6.11~15__目录一、评语 (2)二、题目名称 (2)三、技术要求 (4)四、摘要和前言 (4)五、总体设计方案的论证和选择 (4)1、加法器的选取 (4)2、译码器的选取 (4)3、数码管的选取 (5)六、设计方案的原理，总体电路图 (5)1、总体原理图 (5)2、总体接线图 (6)七、单元电路设计，主要元器件选择与电路参数计算 (6)1、数据开关设计 (6)2、加法器设计 (7)3、译码器设计 (8)4、数码管设计 (11)八、元器件清单 (12)九、收获与体会 (12)十、参考文献 (13)十一、鸣谢 (13)十二、附录 (13)一、题目名称四位二进制加法器二.技术要求1.四位二进制加数与被加数输入2.二位数码管显示三、前言和摘要四位二进制加法器的设计包括：1、四位二进制加数和被加数的输入，2、两个数的相加运算和和的输出，3、将两个数的和通过译码器显示在数码管上。
二进制数的输入可以通过数据开关实现，用加法器可以进行二进制数的加法运算。
两个四位二进制数相加后的和在十进制数的0~30内，其中产生的进位和对十进制数十位的判断和显示是重点和难点，这需要通过译码器来实现。
对数据译码后即可用合适的数码管与译码器相连，显示数据。
四、总体设计方案的论证和元件选择1、加法器的选择在数字系统中，经常需要进行算术运算，逻辑操作和数字大小比较等操作，实现这些运算功能的电路时加法器。
加法器是一种逻辑组合电路，主要功能是实现二进制数的算数加法运算。
加法器有两种基本类型：半加器和全加器。
半加器是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。
全加器是实现两个一位二进制数和低位来的进位数相加，求得和数和向高位进位的逻辑电路。
根据加法器的工作速度选取超前进位加法器。
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成绩评定表课程设计任务书摘要Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
本次数电课程设计使用Quartus II仿真环境以及VHDL下载和Multisim仿真环境来编译实现四位二进制同步加法计数器。
在Multisim中选用一个集成计数器74LS163来实现四位二进制加法计数器。
运用卡诺图求解时序方程。
逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十四种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。
关键字：Quartus II Multisim 集成计数器74LS163 时序图卡诺图目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2调试程序 (3)1.3波形仿真 (6)1.4引脚锁定与下载 (8)1.5仿真结果分析 (10)2、MULTISIM实现过程 (10)2.1求驱动方程 (10)2.2画逻辑电路图 (13)2.3逻辑分析仪的仿真 (14)2.4结果分析 (14)四、总结 (15)五、参考书目 (16)一、课程设计目的1：了解同步加法计数器工作原理和逻辑功能。
2：掌握计数器电路的分析、设计方法及应用。
3：学会正确使用LS163触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用一个集成计数器74LS163触发器实现，其中有相应的跳变，即跳过了0110 0111两个状态，这在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：10000101010000110010000100000/0/0/0/0/0/−→−−→−−→−−→−−→−−→−10011010101111001101111011110/0/0/0/0/0/−→−−→−−→−−→−−→−−→−B:状态转换图三、实现过程1. Quartus II实现过程1.1建立工程。
File——〉New Project；输入count10；即工程名; count10，即工程保存的位置；然后next——>……——>next直至finish。
图1.1图1.21.2调试程序。
（1）点击File->New创建一个设计文件，系统显示如图1.3所示；图1.3（2）选择设计文件的类型为VHDL File；（3）点击OK，系统显示如图1.4，窗口右侧为VHDL的编辑窗口。
图1.4（4）写入程序，保存程序图1.5具体程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isPORT (cp,r:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10;architecture Behavioral of count10 is SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; beginPROCESS (cp,r)BEGINif r='0' then count<="0000";elsiF cp'EVENT AND cp='1' THENif count="1111" THENcount <="0000";elsif count="0101" thencount<="1000";ELSE count <= count+1;END IF;end if;END PROCESS;q<= count;end Behavioral;（5）点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图1.6所示：调试成功。
1.3波形仿真。
（1）建立时序仿真文件,如图1.7所示，选择“Vector Waveform File”，出现图1.8的界面，在Name空白处击右键，Insert→Insert Node or Bus。
图1.7（2）在图1.7中单击图1.8（3）在图1.8中单击，再单击→OK→OK。
如图1.9所示图1.9（4）单击菜单进行仿真图1.10（5）仿真结果如图1.11。
图1.111.4引脚锁定与下载。
点击Assignment——〉pins分配引脚：Cp-pin28,r-pin58,q3-pin98,q2-pin99,q1-pin100,q0-pin101。
点击保存，OK。
图1.12回到Quartus II环境，点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图1.13所示：下载成功。
图1.13点击Tools-〉progremmer,在弹出窗口中点击Hardware setup,在点击Hardware setup 后出现的窗口中点击USB连接，然后点击stard。
下载完成。
图1.141.5仿真结果分析由仿真波形图可以清楚地看到在一个周期之内，即由小到大，依次完成了四位二进制加法计数的功能。
其中由于缺了0110 0111两个状态，即缺了十进制数中的6 7两个数，在波形仿真中，在这几个状态处发生跳变，即由0101跳到1000，再由1111直接跳回到0000，即完成一个周期的计数，不断循环往复。
2. Multism 实现过程2.1求驱动方程相关结构示意框图和状态转换图见上（二）所示步骤。
选择四个时钟脉冲下降沿触发的JK 触发器，因要使用同步电路，所以时钟方程应该为CP CP CP CP CP ====3210（1）求状态方程由所示状态图可直接画出如图 2.1所示电路次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图，再分解开便可以得到如图2.2所示各触发器的卡诺图。
图2.1次态13+n Q 12+n Q 10+n Q 的卡诺图 将上述卡诺图对应拆成四个卡诺图，分别求出13+n Q 、12+n Q 、11+n Q 、10+n Q 表达式如下所示：(a) 13+n Q 的卡诺图(b) 12+n Q 的卡诺图（d ）10+n Q 的卡诺图 图2.2 各触发器的卡诺图根据卡诺图进行相应化简即得到状态方程，如下：n n n n n n n n n n n n n n n n n n n nn n n n n n QQQ Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 010101030211213020112302012313)(()(=++=++=+=++++ （1）（2）求驱动方程由于JK 触发器的特性方程为n n n Q K Q J Q +=+1用状态方程与特性方程做比较，可得对应驱动方程，如下：11000103201310201201230n23===+=+====K J Q K Q Q Q Q J Q Q Q K Q Q J Q Q Q K Q Q J n nn n n nn n nn nn n n2.2画逻辑电路图根据所选用的触发器和时钟方程、输出方程、驱动方程，画出的电路图太过于繁琐，不利于观看，我决定用集成计数器74LS163画电路图。
电路图如下：2.3逻辑分析仪的仿真图2.4逻辑分析仪的仿真检查电路能否自启动：把无效状态0110和0111带入输出方程和和状态方程进行计算，结果如下：1000011101101/0/−→−−→−由此可见，在CP 操作下都能回到有效状态，即电路能够自启动。
2.4结果分析Multism 是一种虚拟仪器，可以用来验证电路的设计的正确性。
根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。
本设计中，选用一个集成计数器74LS163来实现四位二进制加法计数器。
逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十四种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。
由于其中缺了0110 0111两种种状态，所以在计数过程中会发生跳变，即先从0101跳到1000，再由1111直接跳回到0000，周而复始。
逻辑分析仪类似于Quartus II环境下的波形仿真，是对计数器的另一种直观的描述。
其中，高电平表示“1”，低电平表示“0”，也可以对计数器的功能进行测试及检验。
四、总结在本次数字电路课程设计中，我受益匪浅。
我原本对二进制加法计数器这一节学习不是很透彻，对于相关设计过程和分析方法并不大熟练。
在同学和老师的讲解下，最终还算顺利完成。
这对我以后学习相关的课程以及进行更高层次的数字电路设计都奠定了不错的基础。
在设计过程中，出现了各种各样的问题，有些是单一原因引起的，有的是综合原因引起的，这些都很考验我的毅力与坚持。
但是我掌握了研究这类问题的方法，即问题解决的过程就是要从问题所表现出来的情况出发，通过反复推敲，作出相应判断，逐步找出问题的症结所在，从而一举击破。
对于数字电路设计，尤其在使用Multism进行逻辑电路的连接与分析时，这种分析解决问题的能力就更为重要。
要在复杂的电子器件和密密麻麻的连线中找出头绪来，并不是一件很容易的事情。
往往要从新再来一次，但是这样的问题就出在计算上，尤其是在化简卡诺图时，务必小心谨慎，一个字符写错或者漏掉一些信息，相应得出的驱动方程就会有天壤之别，自然逻辑电路就不能实现最初的设计功能。
而且在连线的过程中一定要仔细的找准位置，一旦出错需要删除某些线的时候一定要删准确。
因此，我把这次课程设计看成一次综合学习的机会。
在学习过《数字电路技术基础简明教程》之后，我已经算是掌握了一定的数字电路设计的基础以及相应的分析方法、实践能力以及自学能力。