EDA期末复习题练习

EDA期末复习题练习（有答案）一、填空题1.EDA设计流程一般包括设计输入、设计实现、设计验证、器件下载4个步骤。

2.EDA设计输入法中常用的有VHDL、Verilog-HDL、ABEL-HDL 3种。

3.功能仿真是在设计输入完成之后，选择具体器件进行编辑之前进行的逻辑功能验证，因此又称为前仿真。

4.当前最流行的并成为IEEE标准的硬件描述语言包括VHDL和Verilog-HD。

5.硬件描述语言HDL给PLD和教学系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为TOP-DOWN 的方法。

6.将硬件描述语言转化为硬件电路的重要工具软件称为 HDL综合器。

7.用MAX-PLUS II的输入法设计的文件夹不能直接保存在根目录下进行，因此设计者在进入设计前应当建立保存一个工程目录（即文件夹）。

8.设计结束后一定要通过仿真，检查文件是否正确。

9.指定电路的输入输出端口与目标芯片引脚锁定后，再次对设计电路的仿真称为后仿真。

10．以EDA方式实现的电路设计文件，最终可以编程下载到 CPLD 或 FPGA 芯片中，完成硬件设计和验证。

11．一般将一个完整的VHDL程序称为独立的实体；12．用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块独立存在和独立运行；13．VHDL设计实体的基本结构由实体、结构体、库、程序包和配置部分组成；14．实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序；15．IEEE于1987年公布了VHDL的 87 标准；16．IEEE于1993年公布了VHDL的 93 语法标准；17．在VHDL中最常用的库是 LIBRARY IEEE 标准库；18．VHDL的实体是由声明部分和结构体部分组成；19．VHDL的实体声明部分指定了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分；20．VHDL的结构体用来描述设计实体的逻辑功能和逻辑结构，它由VHDL语句构成是外界看不到部分；21．在VHDL的数据端口声明语句中，端口方向包括 IN（输入）、OUT(输出（结构体内不可再使用）) 、INOUT（双向）和 BUFFER（输出（结构体内可再使用））；22．VHDL的数据对象包括信号、变量和常数，它们是用来存放各种类型数据的容器。

23．VHDL的变量（VARIABLE）是一个局部量，只能在进程、函数和过程中声明和使用；24．VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳当前值也可以保持历史值。

25．25．VHDL的数据类型包括标量、存取、文件和符号26．在VHDL中，标准逻辑位数据有 9 种逻辑值；27．VHDL的操作符包括逻辑运算、关系运算、算数运算和并置运算 4类；28．VHDL的基本描述语句包括顺序语句和并行语句；29．VHDL的顺序语句只能出现在进程、函数和过程中，是按程序书写的顺序上而下，一条一条执行；30．VHDL的并行语句在结构体中的执行是并行的，其执行方式与语句书写顺序无关；31．VHDL的PROCESS语句是由并行组成的，但其本身却是顺序；26．33．VHDL的并行信号赋值语句的赋值目标必须都是信号赋值。

34．元件例化是将预先设计好的设计实体作为一个模块连接到当前设计实体中一个指定的端口。

二、选择题1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（ A ）；A 设计输入B 设计输出C 仿真D 综合2．VHDL属于（ B ）描述语言；A 普通硬件B 行为C 高级D 低级3．包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线、生成编程数据文件等操作的过程称为（ B ）；A 设计输入B 设计处理C 功能仿真D 时序仿真4．VHDL是在（ B ）年正式推出的；A 1983B 1985C 1987D 19895.在C语言的基础上演化而来的硬件描述语言是（ A ）； A VHDL B VerilogHDL C AHD D CUPL6．基于硬件描述语言HDL的数字系统设计目前最常用的设计方法称为（ B ）设计法；A 自底向上B 自顶向下C 积木式D 顶层7．在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ B ）；A 仿真器B 综合器C 适配器D 下载器8．在EDA工具中，能完成在目标系统器件上布局布线软件称为（ C ）；A 仿真器B 综合器C 适配器D 下载器9．MAX+PLUSⅡ是（ C ）；A 高级语言B 硬件描述语言C EDA工具软件D 综合软件10．使用MAX+PLUSⅡ的图形编辑方式输入的电路原理图文件必须通过（B ）才能进行仿真验证；A 编辑B 编译C 综合D 编程11．MAX+PLUSⅡ的设计文件不能直接保存在（ B ）；A 硬盘B 根目录C 文件夹D 工程目录12．使用MAX+PLUSⅡ工具软件建立仿真文件，应采用（ D ）方式；A 图形编辑B 文本编辑C 符号编辑D 波形编辑13．在MAX+PLUSⅡ工具软件中，完成编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为（ B）；A 编辑B 编译C 综合D 编程14．在MAX+PLUSⅡ集成环境下为图形文件产生一个元件符号的主要用途是（ D ）；A 仿真B 编译C 综合D 被高层次电路设计调用15．执行MAX+PLUSⅡ的（ D ）命令，可以精确分析设计电路输入与输出波形间的延时量；A Create Default SymbolB SimulatorC CompilerD Timing Analyzer 16．执行MAX+PLUSⅡ的（ B ）命令，可以对设计电路进行功能仿真或时序仿真；A Create Default SymbolB SimulatorC CompilerD Timing Analyzer17．执行MAX+PLUSⅡ的（ A ）命令，可以为设计电路建立一个元件符号；A Create Default SymbolB SimulatorC CompilerD Timing Analyzer 18．执行MAX+PLUSⅡ的（ C ）命令，可以检查设计电路错误；A Create Default SymbolB SimulatorC CompilerD Timing Analyzer19.MAX+PLUSⅡ的波形文件类型是（ A ）； A ..scf B .gdf C .vhd D .v20.MAX+PLUSⅡ的图形设计文件类型是（B ）；A ..scfB .gdfC .vhdD .v21．VHDL的设计实体可以被高层次的系统（ D ），成为系统的一部分；A 输入B 输出C 仿真D 调用22.VHDL常用的库是（A ）标准库；A IEEEB STDC WORKD PACKAGE23．VHDL的实体声明部分用来指定设计单元的（ D ）；A 输入端口B 输出端口C 引脚D 以上均可24．一个实体可以拥有一个或多个（ B ）；A 设计实体B 结构体C 输入D 输出25．在VHDL中，32_123_456属于（ A ）文字；A 整数B 以数制基数表示的C 实数D 物理量26．在下列标识符中，（ A ）是VHDL错误的标识符号；A 4h_addeB h_adde4C h_adde_4D h_adde27．在VHDL中，（ D）不能将信息带出对它定义的当前设计单元；A 信号B 常量C 数据D 变量28．在VHDL中，为目标变量的赋值符号的是（ C ）；A = ：B =C ：=D <=29．在VHDL中，为定义信号名时，可以用（ D ）符号为信号赋初值；A = ：B =C ：=D <=30．在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（ D ）种逻辑值；31．A 2 B 3 C 8 D 931.在VHDL的IEEE标准库中，预定义的位数据类型BIT有（ A ）种逻辑值；A 2B 3C 8D 932．在VHDL中，用语句（ B）表示检测clock的上升沿；A clock’EVENTB clock’EVENT AND clock=’1’C clock=’0’D clock’EVENT AND clock=’0’33．在VHDL中，含WAIT语句的进程PROCESS的括弧中后（ B ）再加敏感信号，否则是非法的；A 可以B 不能C 任意D 只能34．在VHDL中，PROCESS结构是由（ A ）语句组成的；A 顺序B 顺序和并行C 并行D 任何35．在VHDL的进程语句格式中，敏感信号表列出的是设计电路的（ A ）信号；A 输入B 输入和输出C 输出D 时钟三、简答题1.请用VHDL语言设计一个6*3乘法器运算电路的程序, 其中A,B分别为输入端信号。

library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned;Entity test1 isPort(a:in std_logic_vector(5 downto 0);b:in std_logic_vector(3 downto 0);y:out std_logic_vector(8 downto 0));End test1;Architecture one of test1 isSignal t1:std_logic_vector(5 downto 0);Signal t2:std_logic_vector(6 downto 0);Signal t3:std_logic_vector(7 downto 0);BeginT1<=a when b(0)=’1’ else ”000000”;T2<=(a&’0’) when b(1)=’1’ else ”0000000”;T3<=(a&”00”) when b(2)=’1’ else ”00000000”;Y<=t1+t2+(‘0’&t3);End one;。