数字系统设计样卷

选择题1.下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（B）A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试２．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，____C_____是错误的。

A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合是纯软件的转换过程，与器件硬件结构无关；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。

３．CPLD的可编程是主要基于什么结构：。

（D ）A .查找表（LUT）；B. ROM可编程；C. PAL可编程；D. 与或阵列可编程；４． IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：。

（Ｃ）A. 硬IP；B. 固IP；C. 软IP；D. 都不是；５.在VHDL语言中，下列对时钟边沿检测描述中，错误的是___Ｄ____。

A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then6.不完整的IF语句，其综合结果可实现____Ａ____。

A. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路7.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。

（Ｄ）A. idata <= “00001111”B. idata <= b”0000_1111”;C. idata <= X”AB”D. idata <= 16”01”;8.进程中的信号赋值语句，其信号更新是___C____。

A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。

9.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____ B ______。

A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。

10.下列标识符中，_____ B _____是不合法的标识符。

A. State0B. 9moonC. Not_Ack_0D. Signall11.关于VHDL中的数字，请找出以下数字中最大的一个：____ A ______。

A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E112.下列EDA软件中，哪一个不具有逻辑综合功能：____ B ____。

A. Max+Plus IIB. ModelSimC. Quartus IID. Synplify程序填空：1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1' THEN -- 边沿检测IF Q1 > 10 THENQ1 <= (OTHERS => '0'); -- 置零ELSEQ1 <= Q1 + 1 ; -- 加1END IF;END IF;END PROCESS ;Q <= Q1;END bhv;2.下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整N-bit Up Counter with Load, Count Enable, and-- Asynchronous Resetlibrary ieee;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use IEEE.std_logic_arith.all;entity counter_n isgeneric(width : integer := 8);port(data : in std_logic_vector (width-1 downto 0);load, en, clk, rst : in std_logic;q : out std_logic_vector (width - 1downto 0));end counter_n;architecture behave of counter_n issignal count : std_logic_vector (width-1 downto 0);beginprocess(clk, rst)beginif rst = '1' thencount <=(others => ‘0’); ―― 清零elsif clk’event and clk = ‘1’then ―― 边沿检测if load = '1' thencount <= data;elsif en = '1' thencount <= count + 1;end if;end if;end process;q <= count;end behave;3.阅读下列VHDL程序，画出相应ＲＴＬ图1.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY three ISPORT(clk,d : IN STD_LOGIC;dout : OUT STD_LOGIC );END;ARCHITECTURE bhv OF three ISSIGNAL tmp: STD_LOGIC;BEGINP1: PROCESS(clk)BEGINIF rising_edge(clk) THENTmp <= d;dout <= tmp;END IF;END PROCESS P1;END bhv;2.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT ( a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc <= NOT(a NAND b);d <= (a OR b)AND(a NAND b);END ARCHITECTURE fh1;VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE; -- 1 USE IEEE.STD_LOGIC_1164.ALL; -- 2 ENTITY LED7SEG IS -- 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4CLK : IN STD_LOGIC;-- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));-- 6END LED7SEG; -- 7 ARCHITECTURE one OF LED7SEG IS -- 8 SIGNAL TMP : STD_LOGIC; -- 9 BEGIN -- 10 SYNC : PROCESS(CLK, A) -- 11BEGIN -- 12IF CLK'EVENT AND CLK = '1' THEN -- 13 TMP <= A; -- 14 END IF; -- 15 END PROCESS;-- 16OUTLED : PROCESS(TMP)-- 17BEGIN -- 18 CASE TMP IS -- 19WHEN "0000" => LED7S <= "0111111"; -- 20WHEN "0001" => LED7S <= "0000110"; -- 21WHEN "0010" => LED7S <= "1011011"; -- 22WHEN "0011" => LED7S <= "1001111"; -- 23WHEN "0100" => LED7S <= "1100110"; -- 24WHEN "0101" => LED7S <= "1101101"; -- 25WHEN "0110" => LED7S <= "1111101"; -- 26WHEN "0111" => LED7S <= "0000111"; -- 27WHEN "1000" => LED7S <= "1111111"; -- 28WHEN "1001" => LED7S <= "1101111"; -- 29END CASE; -- 30 END PROCESS;-- 31END one; -- 32 1.在程序中存在两处错误，试指出，并说明理由：第14行 TMP附值错误第29与30行之间，缺少WHEN OTHERS语句2.修改相应行的程序：错误1 行号：9程序改为：TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);错误2 行号： 29 程序改为：该语句后添加 WHEN OTHERS => LED7S <= "0000000";。