第6章 大中规模集成电路的逻辑设计
微电子第六章集成电路计算机辅助设计
(1)版图生成
对数字电路，目前已有不少版图白动设计软件。但是对模拟集成电路， 基本还要依靠手工设计，即调用版图设计软件中的版图绘制模块，由 设计人员以人机交互方式完成版图的绘制。
(2)版图校验
为了保证生成的版图“正确无误”，一般需要进行下述3方面校验工作。 (a)设计规则校验(DRC：Design Rules check)：检查版图几何尺寸是否
6.1.1 计算机辅助设计（CAD)和设计自动 化(DA)
1 设计自动化[DA]
如果计算机能根据集成电路的设计指标要求， 自动完成电路设计和版图设计任务，就称之为设 计自动化(Design Automation)。
2 计算机辅助设计[CAD]
目前在集成电路的设计领域内，只对个别的情况， 例如采用可编程逻辑阵列 (PLA)结构实现的集成 电路，做到了设计自动化。大部分集成电路设计 中，要由 “人”为主导，同时需借助于计算机帮 助入工迅速而准确地完成设计任务。
6.1.2 CAD技术的优点
(a)减轻人工劳动，缩短设计周期：在集成电路版图 设计中要绘制、修改版图并要处理大量数据。
(b)保证设计的正确性：用手工方法绘版图和统计坐 标数据时，在几十万甚至几百万个矩形图形和坐 标数据中山现个别错误几乎是不可避免的。
(c)提高设计质量、节省设计费用：采用CAD技术可 以不必经过投片，而在线路设计阶段可对不同方 案进行计算机模拟分析，选取出较好的方案，并 进而对择优选用的电路进行灵敏度分桥、容差分 析和中心值优化设计，在提高设计质量的同时又 节省了研制费用。
6.2.2 OrCAD／Capture CIS软件
1. Capture CIS软件的构成
6.2.2 OrCAD／Capture CIS软件
超大规模集成电路技术基础课件
Part
03
超大规模集成电路制造工艺
制造流程
制造流程概述
超大规模集成电路的制造流程包 括晶圆制备、外延层生长、光刻 、刻蚀、离子注入、化学机械抛
光、检测与封装等步骤。
晶圆制备
晶圆制备是超大规模集成电路制造 的第一步，涉及到单晶硅锭的切割 和研磨，以获得所需厚度的晶圆。
外延层生长
外延层生长是指在单晶衬底上通过 化学气相沉积等方法生长出与衬底 晶体结构相同或相似的单晶层。
解决方案3
加强环保监管和提高环保意识：通过加强环保监管和提 高环保意识，推动超大规模集成电路制造行业的可持续 发展。
Part
04
超大规模集成电路封装与测试
封装技术
芯片封装
将集成电路芯片封装在管 壳内，以保护芯片免受环 境影响和机械损伤。
封装材料
常用的封装材料包括陶瓷 、金属和塑料等，每种材 料都有其独特的优点和适 用范围。
制造设备
超大规模集成电路制造中需要使用到各种复杂的设备和工具，如光刻机、刻蚀机 、离子注入机、化学机械抛光机等。
制造中的挑战与解决方案
挑战1
高精度制造技术的挑战：随着集成电路规模的不断缩小 ，制造精度和工艺控制的要求也越来越高，需要不断改 进制造工艺和研发新的制造技术。
挑战2
制造成本的不断增加：随着技术不断进步，超大规模集 成电路的制造成本也在不断增加，需要寻求更经济、高 效的制造方法和工艺。
封装形式
根据集成电路的类型和应 用需求，有多种封装形式 可供选择，如DIP、SOP 、QFP等。
测试方法与设备
测试方法
包括功能测试、性能测试、可靠 性测试等，以确保集成电路的性
能和质量。
测试设备
大规模集成电路设计与实现
大规模集成电路设计与实现随着科技的不断发展，大规模集成电路（Very Large Scale Integration，简称VLSI）在现代电子领域中扮演着至关重要的角色。
本文将讨论大规模集成电路的设计和实现过程，并探讨相关的技术和方法。
一、概述大规模集成电路是一种将数百到数十亿个晶体管器件集成到单个芯片上的技术。
这种技术的发展使得我们能够在一个小小的芯片上容纳巨大的功能，从而实现了电子设备的微型化和高性能化。
大规模集成电路被广泛应用于计算机、通信、嵌入式系统等领域，成为现代科技的基础。
二、设计流程1.需求分析在进行大规模集成电路设计之前，首先需要进行需求分析。
这包括对电路功能、性能、功耗和成本等方面的要求进行明确和分析，为后续的设计提供方向。
2.逻辑设计逻辑设计是大规模集成电路设计的核心环节之一。
在逻辑设计阶段，设计师使用硬件描述语言（HDL）来描述电路的逻辑功能和行为。
常用的HDL语言包括VHDL和Verilog。
3.电路设计电路设计阶段是将逻辑电路转化为物理电路的过程。
在这个阶段，设计师使用标准单元库中的基本器件，如逻辑门、触发器等来搭建电路结构。
4.布局与布线布局与布线是将电路设计映射到实际芯片上的过程。
在布局阶段，将电路按照一定的规则进行摆放，以保证电路的性能和可靠性。
在布线阶段，将电路中的连线路径进行规划和布线，使得电路的信号传输效果最优。
5.验证与仿真验证与仿真是确保电路设计正确性的重要环节。
通过仿真工具，设计师可以模拟电路的运行过程，验证电路的功能性和性能指标是否达到设计要求。
三、实现方法1.全定制设计全定制设计是指根据设计要求自定义每个器件的尺寸和布局。
这种方法的优点是可以获得最佳的性能和功耗表现，但开发周期较长且成本较高。
2.半定制设计半定制设计是利用标准单元库中的器件进行设计。
这种方法相比于全定制设计具有更快的设计周期和更低的成本，但性能和功耗的优化程度可能较低。
3.可编程逻辑设计可编程逻辑设计是采用可编程逻辑器件（如FPGA）进行电路设计。
本科专业认证《数字电路与逻辑设计A》课程教学大纲
《数字电路与逻辑设计A》课程教学大纲（Digital Circuits and Digital DesignA）编写单位：计算机与通信工程学院计算机科学与技术系编写时间：2021年7月《数字电路与逻辑设计A》课程教学大纲一、基本信息课程名称：数字电路与逻辑设计A英文名称：Digital Circuits and Digital Design A课程类别：专业教育课程课程性质：必修课课程编码：0809000146学分：4总学时：64 其中，讲授64学时，实验0学时，上机0学时，实训0学时适用专业：计算机科学与技术先修课程与知识储备：高等数学、大学物理后继课程：计算机组成原理、嵌入式系统二、课程简介《数字电路与逻辑设计A》是计算机科学与技术专业学生的一门必修专业基础课程，是该专业学生学习有关“电”的重要工程基础类课程。
本课程首先学习电路的基本规律、定理以及电路的分析方法。
然后学习模拟电子电路的基本原理及分析设计方法，包括半导体器件、放大电路、集成运算放大器等相关知识。
最后学习数字逻辑电路的基本原理、基本分析方法和基本设计方法，掌握数字集成电路的使用，了解可编程逻辑器件原理和数字电路EDA设计概念，为后续专业课程的学习打下基础。
三、教学目标1、课程思政教学目标：集成电路产业的重要性、国内外差距现状、国内优势领域、创新意识培养、家国情怀和责任意识、严肃认真的科学作风。
2、课程教学总目标：通过本课程的教学，使学生掌握电路的基本理论知识和基本分析方法，以及模拟电路和数字电路的相关理论、分析和设计方法，培养学生的科学思维能力和理论联系实际解决问题的能力。
3、课程目标与学生能力和素质培养的关系：课程思政目标有利于培养学生的爱国意识、专业素养和良好的工作作风；课程教学目标有利于培养学生对计算机科学与技术中涉及到的模拟电路和数字电路问题进行分析和设计的能力。
4、毕业要求—课程目标关系（OBE结果导向）表1 毕业要求-课程目标关系表注：表中“H（高）、M（中）、L（弱）”表示课程与各项毕业要求的关联度。
数字超大规模集成电路设计
数字超大规模集成电路设计数字超大规模集成电路设计数字超大规模集成电路（VLSI）是一种特殊类型的集成电路，由数百万个晶体管构成，可用于各种应用，例如计算机处理器、数字信号处理器、存储器和网络芯片。
设计数字超大规模集成电路需要专业的知识和技术，严格的设计过程和流程可以确保电路的性能和可靠性达到最佳水平。
数字超大规模集成电路设计的主要步骤包括电路规划、逻辑设计、物理设计和验证等四个阶段。
下面将对这四个过程分别详细介绍。
1. 电路规划电路规划是设计数字超大规模集成电路的第一步，它需要确定电路的总体结构和功能。
在这个阶段，设计师需要与客户或团队成员讨论需求和预期的目标，以确定应满足的功能和性能要求。
电路规划需要在不同的层次上考虑电路的结构，例如芯片层、宏单元层、模块层和单元层，以确保整个电路都经过了全面的思考和验证。
2. 逻辑设计在电路规划阶段完成后，设计师需要开始进行逻辑设计，这是将电路的功能和结构转化为数字逻辑块的过程。
设计师可以使用各种电子设计自动化（EDA）工具来实现逻辑设计，通常使用硬件描述语言（HDL）来表示电路的行为和结构。
逻辑设计包括几个不同的步骤，例如：逻辑合成：将高层次的行为描述转化为门级或寄存器传输级别的等效电路。
时序分析：确保电路满足时序约束和时钟周期。
优化布局和布线：通过逻辑综合和布局布线工具优化电路，以实现更好的性能和功耗。
3. 物理设计物理设计阶段是将逻辑电路实现为实际电路的过程，包括立即设计、布局规划、布线、物理验证等。
立即设计：确定电路各个模块的精确位置，以及电路的层次和结构。
布局规划：根据立即设计结果生成电路的初始布局方案，包括放置模块、布线规划以及时钟树设计等。
布线：将布局好的模块进行线路连接，生成物理电路，并进行布线优化、电容和电感提取，确定线路的延迟等等。
物理验证：设计师对所生成的物理电路进行验证，包括逻辑验证、时序验证、数据库校验等，以确保电路的功能与预期相符，而且其性能达到标准。
《数字电子技术基础》课后习题答案
BC A
00
01
11
10
0
0
0
0
0
1
0
1
1
1
则表达结果 Y 的表达式为：
逻辑电路如下：
技能题：
3.20：解：根据题意，A、B、C、D 变量的卡诺图如下：
CD AB
00
01
11
10
00
0
0
0
0
编辑版 word
01
0
0
0
0
11
0
1
1
1
10
0
0
0
0
电路图如下：
编辑版 word
第四章：
自测题：
一、 2、输入信号，优先级别最高的输入信号 7、用以比较两组二进制数的大小或相等的电路，A>B 二、 3、√ 4、√ 三、 5、A 7、C
第六章：
自测题：
一、 1、存储，组合逻辑，存储 3、时钟 CP，时钟 CP，时钟 CP，时钟 CP 9、4，4
二、 2、√ 9、×
三、 3、C 8、D
练习题：
6.2、
（1）输出方程
Y Q2n
（2）驱动方程
n
J0 Q2
J1 K1 Q0n
K0 1
J 2 Q1nQ0n
（3）状态方程
K2 1
Q0n1
练习题：
4.1；解：(a) (b)
，所以电路为同或门
，所以电路为与门。
4.5、解：当 M=0 时，
， 所以此时电路输出反码。
，同理可推：
当 M=1 时，
， 所以此时电路输出原码。
，同理可推：
4.7、Y ABC D ABCD ABC ABC D ABCD ABC D BD ABC BC D
数字电路课件-数字逻辑设计第六章-文档资料
4
74x151 S[2:0] DI1 DI2 DI2 DI3 DI3 DI4 DI4 DI5 DI5 DI6 DI6 DI7 DI7 DI0 DI0 DI1 EN CBA D0 D1 D2 D3 D4 D5 D6 D7
B0
解：1、写表达式 2、列真值表
G0
G3 = B3 G2 = B3B2 G1 = B2B1 G0 = B1B0
3、分析功能 二进制码至格雷码的转换电路
24
组合电路的综合
用门电路
函数化简
问题 逻辑 选定 器件 类型 将函数 式变换 用MSI组合 电路或PLD 电路处理 电路
描述
抽象
实现
真值表 或 函数式
25
P2 X1X0
00 Y 01 Y11 10 Y1Y X P3 P2 0 1 X0 1 0 00 0 0 0 0 0 0 0 0 0 010 0 1 0 0 0 0 1 0 0 110 1 1 10 0 0 0 0 1 0 0 0 101 0 1 1 10 0 0 0 0 1 1 0 0 0 0 1 1 1 0 0 1 0 0 0 0 0 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 0 0 1 1 0 0 0 0 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1
S=0 Y=A S=1 Y=B 74x157
P341图6-8
G 1Y~4Y S 1A~4A 1B~4B
74x157 G 1Y~4Y S 1A~4A 1B~4B
P7~0
Q7~0
M X[7:0] Y[7:0]
20
P=Q P>Q
6doc-第六章 采用中、大规模集成电路的逻辑设计
第六章 采用中、大规模集成电路的逻辑设计 教学重点：在了解典型中、大规模集成电路逻辑功能的基础上，掌握现代逻辑设计的方向。
教学难点：采用双向移位寄存器设计的计数器的“模”的概念。
6．1二进制并行加法器(四位超前进位加法器74283)介绍能提高运算速度的四位超前进位加法器74283。
对于这些集成电路，主要是掌握它的外部功能，以便设计成其它逻辑电路。
对内部逻辑电路只作一般了解。
四位超前进位加法器74283是中规模集成电路的组合逻辑部件。
74283引脚较少，输入端为被加数和加数共8个，另一个从低位来的进位端1个。
输出端5个，其中4个为和数端，1个为向高位的进位端。
这两个进位端可用来扩展容量。
功能：对被加数和加数作二进制数的加法运算，运算结果为二进制数，亦可看成代码。
例6.1 用四位二进制加法器74283设计一个四位加法/减法器。
●逻辑符号内的引脚符号与外部电路的输入到引脚的信号要加以区别。
设计思路：两数做加法时，信号直接加到引脚；做减法时先把减数连同符号位按位求反，同时从低位来的进位端置1，即变成补码信号后再加到引脚，把减法转化为加法。
设计方法：在加数的每个引脚端前接一个异或门输出端，异或门的两个输入端一个接加数或减数的输入信号，另一个接加、减法控制信号，低位来的进位端连接这控制端。
当控制端信号为1时，输入信号通过异或门后变反，故作减法运算；当控制端信号为0时，输入信号通过异或门后不变，故作加法运算。
所设计的逻辑电路图见P196图6.3。
例6.2 用四位二进制加法器74283设计一个将8421BCD 码转换成余3码的代码转换电路。
设计思路和方法：余3码是从8421BCD 码加3后实现的，故在被加数端接入8421BCD 码信号后，可直接在加数信号输入端接0011信号即可。
这时和数输出端就输出余3码。
●注意：从低位来的进位端应置0，不能悬空(因悬空的效果是高电平1)。
所设计的逻辑电路图见P196图6.4。
大规模集成电路的逻辑设计
F4F3
F2F1
00 01 11 10
00 0 0 1 0
01 0
0
1
0
11 0
0
1
1
10 0
0
1
1
≥1
&
&
C= FC4+F4F3+F4F2
和（BCD码）
F4 F3 F2 F1
FC4
74283
C0
A4 A3 A2 A1
B4 B3 B2 B1
F4 F3 F2 F1
FC4
74283
C0
A4 A3 A2 A1
FC4
74283
C0
A4 A3 A2 A1
B4 B3 B2 B1
0，加法 1，减法
(补码）
a4 a3 a2 a1 =1 =1 =1 =1
被加数（被减数）
b4 b3 b2 b1
M
加数（减数）
例2： 使用一个4位二进制加法器设计下列十进制代码转换器： （1）8421BCD码转换为余三码； （2）余三码转换为8421BCD码。
采用中、大规模集成电路的逻辑设计
6.1 二进制并行加法器 6.2 数值比较器 6.3 译码器 6.4 多路选择器 6.5 计数器 6.6 寄存器 6.7 只读存储器 6.8 可编程逻辑阵列
集成电路发展历史
“集成电路” (IC)是相对“分立原件”而言的，是所 有以半导体工艺将电路集成到一块芯片的器件总称。
+ P4 G3 +G4 例如：74283是一个典型的四位二进制超前
进位并行加法器。
74283超前进位并行加法器
F4 F3 F2 F1
FC4
74283
利用中规模集成电路进行逻辑设计
Ｐｒ ｄ ｅ ｄｎ ｈ ｇｃ Ｄｅ ｉｎ ｂ ｓｎ ｏ ｃ ｅ ｉｇ ｔ ｅ Ｌｏ ｉ ｓｇ ｙ Ｕ ｉ ｇ Ｍ ｉ ｄ ｎｇ－ Ｓｉｅ Ｉ ｔ ｇ ａ ｅ ｒ ｕ ｔ ｄ ｆ － ｚ ｎ ｅ ｒ ｔ ｄ Ｃｉｃ ｉ ｉ
ＢＡＯ — ａ ｇ ， ＨＯＵ ｕ ｙ ｎ Ｒｉ ｎ ｇ Ｓ —ｅ ｇ
器进行 逻辑 设 计 。
１ 根 据 设 计 要 求 列 真 值 表
设 两个 一位 的二 进制 数 分别 为 Ａ 和 Ｂ， 位 来 的进 位 为 ｃ； 加后 产 生 的“ 加 和 ” ｓ，全 加进位 ” 低 相 全 为 “ 为
Ｃ 。
写 出输 出函数 的最小项 表 达式
Ｓ一丽 Ｃ＋ Ｂｅ＋ＡＢ ｅ＋ ＡＢ Ｃ
关键 词 ： 本 门 电路 ； 基 多路 数据 选择 器 ； 译码 器； 全加 器
中 图 分 类 号 ： ５ ０４ ３
在《 字 电子技术 》 ， 合逻辑 电路 的设计 是整 个教 学的一个 重 点 。 数 中 组 最初 的设 计思 想是 以追求 门电路 的 数 目少成本 低 为主要 设计 目标 。但 是 ， 随着 电子 技术 的飞 速发展 ， 中规模 、 大规模 集成 电路价 格越来 越便宜 ， 发展 也越来 越 快 。 因此 设 计 的 目标从 追求 门电路数 目少而 发展成 为利 用现 成的集 成 电路 块方 便、 灵活地 实 现 设 计要 求 ， 以缩 短设计 周 期 。 当然 ， 基本 逻辑 门 电路 实现设 计要 求方 法 ， 用 在今天仍 然是 逻辑设 计者 的基本技 术 ， 一套应 掌 握的有 用 的逻 辑设计 方法 。 是 关 于 全加 器的设 计 ， 在很 多教材 中做 过介绍 。 在这 里 ， 两种不 同的设计 方法综 合 在一起 ， 将 全面地对 全加
大规模集成电路教案
一、教案基本信息大规模集成电路教案课时安排：2课时教学目标：1. 让学生了解大规模集成电路的定义、特点和分类。
2. 使学生掌握大规模集成电路的组成原理和应用领域。
3. 培养学生的创新意识和实践能力。
教学重点：1. 大规模集成电路的定义、特点和分类。
2. 大规模集成电路的组成原理和应用领域。
教学难点：1. 大规模集成电路的组成原理。
2. 集成电路的应用领域。
二、教学准备教师准备：1. 大规模集成电路的相关课件和教学素材。
2. 集成电路实验电路板和实验器材。
学生准备：1. 预习大规模集成电路的相关知识。
2. 准备好笔记本，记录重点内容。
三、教学过程第一课时：一、导入新课1. 引导学生回顾集成电路的基本概念。
2. 提问：什么是大规模集成电路？二、自主学习1. 让学生阅读教材，了解大规模集成电路的定义、特点和分类。
2. 学生分享学习成果，教师点评并总结。
三、课堂讲解1. 讲解大规模集成电路的组成原理。
2. 展示集成电路实验电路板，讲解实验原理。
四、实践操作1. 学生分组进行实验，观察实验现象。
2. 教师巡回指导，解答学生疑问。
五、课堂小结1. 让学生回顾本节课所学内容。
2. 提问：大规模集成电路的应用领域有哪些？第二课时：一、复习导入1. 复习大规模集成电路的定义、特点和分类。
2. 提问：大规模集成电路的应用领域有哪些？二、课堂讲解1. 讲解大规模集成电路的应用领域。
2. 展示相关实例，加深学生对集成电路应用领域的理解。
三、案例分析1. 分析典型案例，引导学生了解集成电路在实际生活中的重要作用。
2. 学生分享案例分析心得，教师点评并总结。
四、课堂小结1. 让学生回顾本节课所学内容。
2. 提问：如何提高大规模集成电路的性能？五、课后作业1. 让学生结合所学知识，思考大规模集成电路在实际生活中的应用。
2. 完成课后练习题。
四、教学评价课后对学生的学习情况进行评价，包括：1. 学生对大规模集成电路知识的掌握程度。
第六章 数字电路基本器件及组合逻辑电路 第四节TTL集成逻辑门
态时输出端得到的低电平值。典型值为0.3V。 c.关门电平Uoff：在保证输出电压为额定高电平3.6V的
90％时，允许的最大输入低电平值。一般Uoff≥0.8V。
数字电路基本器件及组合逻辑电路
即总的输出P为二个OC门单独输出P1和P2的“与”，等效 电路如图6－21 (b)所示。可见，OC与非门的“线与”可以 用来实现与或非逻辑功能。
数字电路基本器件及组合逻辑电路
②实现“总线”（BUS）传输 如果将多个OC与非门按图6－22所示连接，当某一个门 的选通输入Ei为“1”，其他门的选通输入皆为“0”时，这 时只有这个OC门被选通，它的数据输入信号Di就经过此选通 门被送上总线（BUS）。为确保数据传送的可靠性，规定任 何时刻只允许一个门的输出数据被选通，也就是只能允许一 个门挂在数据传输总线（BUS）上，因为若多个门被选通， 这些OC门的输出实际上会构成“线与”，就将使数据传送出 现错误。
TTL与非门是采用双极型的晶体管－晶体管形式集成的 与非逻辑门电路。
数字电路基本器件及组合逻辑电路
6.4.1 TTL与非门电路组成
图6－13是TTL与非门（CT54／74系列）的典型电路，它 由三部分组成：
输入级：由多发射极管VT1和电阻R1组成，完成“与” 逻辑功能。
中间级：由VT2和电阻R2、R3组成，从VT2的集电极和发 射极同时输出两个相位相反的信号，作为VT3、VT4输出级的 驱动信号，使VT3、VT4始终处于一管导通而另一管截止的工 作状态。
数字电路基本器件及组合逻辑电路
6.4.4 集成与非门芯片介绍 常用的TTL与非门集成电路有7400和7420等芯片，采用
大规模集成电路设计技术手册
大规模集成电路设计技术手册随着科技的飞速发展，电子产品的更新换代速度越来越快，而这些电子产品都需要使用集成电路。
在这个大背景下，大规模集成电路的发展催生了很多技术手册，本文就是其中之一。
本手册旨在向大家介绍大规模集成电路设计技术的相关知识和常用工具，帮助初学者快速掌握相关技能。
第一章基本概念1.1 集成电路的概念与发展集成电路是指将多个电子元器件，如晶体管、二极管、电容器等集成在一个晶片上。
这种技术的出现，大大提高了电子产品的功能、性能和可靠性。
随着技术的进步，集成度越来越高，晶片上集成的元器件越来越多，从而催生了大规模集成电路的发展。
大规模集成电路是指集成了上千、上万个元器件的电路。
1.2 大规模集成电路设计的分类大规模集成电路设计一般分为数字电路设计和模拟电路设计两类。
其中，数字电路设计以逻辑门、触发器等数字元器件为主，主要应用于数字电子产品中；而模拟电路设计则以模拟器件为主，主要应用于模拟电子产品中。
第二章设计流程大规模集成电路设计一般由前端设计和后端设计两部分构成。
2.1 前端设计前端设计主要包括芯片设计、电路设计、逻辑设计、高层次综合、低功耗设计等环节。
常用的设计软件有Cadence、Mentor Graphics、Synopsys等。
2.2 后端设计后端设计主要包括版图设计、布局布线、仿真验证、物理验证等环节。
常用的设计软件有Calibre、Spectre、HSPICE等。
第三章常用工具3.1 设计软件前端设计软件：Cadence、Mentor Graphics、Synopsys后端设计软件：Calibre、Spectre、HSPICE3.2 设计验证工具模拟仿真：Spectre、HSPICE物理仿真：Calibre逻辑仿真：ModelSim、VCS、NC-Verilog3.3 特殊工具FPGA设计：Xilinx、Altera芯片封装：Synopsys Cover-Extend第四章硬件描述语言硬件描述语言（Hardware Description Language，HDL）是一种用于描述数字电路或系统的语言。
第6章_CMOS集成电路的IO设计
正相 CMOS Schmitt Trigger
VDD
基本思想：
M2 Vin X M4
通过调节反相器的比例因 Vout 子来改变其阈值电平；
设计使不同翻转方向时的 比例因子不同；
Moves switching threshold of the first inverter
输入缓冲器
输入缓冲器的主要作用
提供适当的电平转换； 提高信号的驱动能力； 对片内电路起保护作用；
传输门构成的简单输入电路
由一由使能信号E控制的传输门加上保护网络等 其他部分电路构成。
工作原理：
▪ E=0时，输入信号送至片内电路，实现正相输入；
▪ E=1时，不接收输入信号，输出为高阻；
2.5 2.0
Vx (V) 1.5
1.0
0.5 V VM2
此图为M3和M4分别为 0.5/0.25、1.5/0.25时的 模拟结果；
V+ VM1
0.0 0.0
0.5
1.0 1.5 Vin (V)
2.0
2.5
(a) Voltage-transfer characteristics with hysteresis.
施密特触发器的正向阈值电平：
V VTN Vx
In
M2 N2 X MN1 1
Out
VDD R VTN 1 R
M5 N3
VDD
K N1 R KN 3
Notes1
选择合适的 R ，即可得到所需的正向阈值电压；
用作TTL转换电路的输入级时，只要 VIL V，输 出就是合格的高电平；
第6章集成注入逻辑I2L电路
CH6 集成注入逻辑(I2L)电路 12
6.3.2 I2L电路分析
VL=VOH-VOL≈0.65V 此时QP管的 VCBP=VB≈0.05V, VBEP≈0.7V。 因此，当输入为0时，PNP处于临界饱和。
从以上分析可知，QP管始终处于深饱和与临界饱 和之间，其集电极电流在QN1的集电极和QN2管的基极 之间流动。
CH6 集成注入逻辑(I2L)电路 6
6.3 I2L电路分析
即
a 2a
4
3
所以I2L电路正常工作的条件为
(6.4)
b
N
a 4
2N
1
0a
0
3
(6.5)
CH6 集成注入逻辑(I2L)电路 15
2.负载能力
由(6.5)式可知，I2L电路的扇出数N0为
N b NPN
0
2
(6.6)
由于I2L电路中的NPN管是倒置运用，其电流增益b 较小， 所以I2L电路的负载能力不大。
电 压 (VBE,th≈0.6V) 时 ， PNP 管 导 通 ， 正 向 注 入 电
流IP流向B点，到达B点后 IP的流向取决于前级的输 出状态。
EP(VP)
QP
IP B
QN1
VCBP
QN2
图6.2 两I2L门
CH6 集成注入逻辑(I2L)电路 4
6.2.1 当前级的输出为1时的情况
当前级的输出为1时，QN1管截止，注入到B点
超大规模集成电路物理设计 课程
超大规模集成电路物理设计课程第一节课程概述本课程旨在介绍超大规模集成电路（VLSI）的物理设计原理和技术，使学生掌握VLSI设计过程中的关键概念和方法。
通过学习本课程，学生将能够理解VLSI设计的基本原理，并能应用所学知识进行实际设计。
第二节 VLSI设计流程VLSI设计是一个复杂的过程，包括芯片规划、逻辑设计、验证、布局布线等多个环节。
本节将详细介绍VLSI设计流程的各个阶段，包括功能规划、RTL设计、仿真验证、综合等内容，帮助学生全面了解VLSI设计的整体框架。
第三节 VLSI设计工具为了完成VLSI设计，学生需要掌握各种VLSI设计工具的使用方法。
本节将介绍常用的VLSI设计工具，包括EDA软件、仿真工具、布局布线工具等。
通过学习本节，学生将能够熟练运用VLSI设计工具进行电路设计和验证。
第四节 VLSI物理设计原理物理设计是VLSI设计的核心内容，涉及到电路布局和布线技术。
本节将详细介绍VLSI物理设计的基本原理，包括布局规则、布线约束、时序优化等内容。
学生通过学习本节，可以掌握VLSI物理设计的关键技术，为后续实际设计提供基础。
第五节物理设计实践本节将以实际案例为基础，引导学生进行VLSI物理设计的实践操作。
学生将学习如何应用所学知识，通过设计小组合作完成一个VLSI电路的物理设计。
通过实践，学生将能够理解VLSI设计中的各种实际问题，并获得解决问题的能力。
第六节 VLSI设计的未来趋势本节将探讨VLSI设计的未来趋势，包括新技术的应用、设计方法的创新等内容。
学生通过学习本节，将了解到VLSI设计领域的最新发展动态，为未来的学习和研究提供参考。
通过本课程的学习，学生将能够全面了解VLSI设计的理论和实践，具备一定的VLSI设计能力。
希望同学们能够积极参与课程学习，充分发挥自己的创造力和动手能力，在VLSI设计领域有所成就。
祝同学们学习愉快！注：本文档为虚拟创作，仅用于模拟百度文库文档创作者角色练习。
《数字电子技术基础》课后习题答案
《数字电路与逻辑设计》作业教材：《数字电子技术基础》（高等教育出版社，第2版，2012年第7次印刷）第一章：自测题：一、1、小规模集成电路，中规模集成电路，大规模集成电路，超大规模集成电路5、各位权系数之和，1799、01100101，01100101，01100110；11100101，10011010，10011011二、1、×8、√10、×三、1、A4、B练习题：1.3、解：(1)十六进制转二进制：45 C010*********二进制转八进制：010*********2134十六进制转十进制：(45C)16=4*162+5*161+12*160=(1116)10所以：(45C)16=(10001011100)2=(2134)8=(1116)10(2)十六进制转二进制：6D E.C8011011011110.11001000二进制转八进制：011011011110.1100100003336.62十六进制转十进制：(6DE.C8)16=6*162+13*161+14*160+13*16-1+8*16-2=(1758.78125)10所以：(6DE.C8)16=(011011011110. 11001000)2=(3336.62)8=(1758.78125)10(3)十六进制转二进制：8F E.F D100011111110.11111101二进制转八进制：100011111110.1111110104376.772十六进制转十进制：(8FE.FD)16=8*162+15*161+14*160+15*16-1+13*16-2=(2302.98828125)10所以：(8FE.FD)16=(100011111110.11111101)2=(437 6.772)8=(2302.98828125)10 (4)十六进制转二进制：79E.F D011110011110.11111101二进制转八进制：011110011110.1111110103636.772十六进制转十进制：(79E.FD)16=7*162+9*161+14*160+15*16-1+13*16-2=(1950. 98828125)10所以：(8FE.FD)16=(011110011110.11111101)2=(3636.772)8=(1950.98828125)101.5、解：(74)10 =(0111 0100)8421BCD=(1010 0111)余3BCD(45.36)10 =(0100 0101.0011 0110)8421BCD=(0111 1000.0110 1001 )余3BCD(136.45)10 =(0001 0011 0110.0100 0101)8421BCD=(0100 0110 1001.0111 1000 )余3BCD (374.51)10 =(0011 0111 0100.0101 0001)8421BCD=(0110 1010 0111.1000 0100)余3BCD1.8、解（1）(+35)=(0 100011)原= (0 100011)补（2）(+56 )=(0 111000)原= (0 111000)补（3）(-26)=(1 11010)原= (1 11101)补（4）(-67)=(1 1000011)原= (1 1000110)补第二章：自测题：一、1、与运算、或运算、非运算3、代入规则、反演规则、对偶规则 二、 2、×4、× 三、 1、B 3、D5、C练习题：2.2：（4）解：Y =AB̅+BD +DCE +A D =AB̅+BD +AD +A D +DCE =AB̅+BD +D +DCE =AB̅+D (B +1+CE ) =AB̅+D （8）解：Y =(A +B ̅+C )(D ̅+E ̅)̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅(A +B ̅+C +DE ) =[(A +B ̅+C )̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅+(D ̅+E ̅)̅̅̅̅̅̅̅̅̅̅](A +B ̅+C +DE ) =(ABC +DE )(ABC ̅̅̅̅̅̅+DE ) =DE2.3：（2）证明：左边=A +A (B +C)̅̅̅̅̅̅̅̅̅̅̅̅ =A +A +(B +C)̅̅̅̅̅̅̅̅̅̅ =A +B̅C ̅ =右式所以等式成立（4）证明：左边= (A B +AB̅)⨁C = (A B +AB ̅)C + (A B +AB̅)̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅C = (A BC +AB ̅C )+A B ̅̅̅̅⋅AB̅̅̅̅⋅C =A BC +AB̅C +(A +B ̅)(A +B )C =A BC +AB̅C +(AB +A B ̅)C =A BC +AB̅C +ABC +A B ̅C 右边= ABC +(A +B +C )AB̅̅̅̅⋅BC ̅̅̅̅⋅CA ̅̅̅̅ =ABC +(A +B +C )[(A +B̅)(B ̅+C )(C +A )]=ABC +(A +B +C )(A B̅+A C +B ̅+B ̅C )(C +A ) =ABC +(A +B +C )(A B̅C +A C +B ̅C +A B ̅) =ABC +AB̅C +A BC +A B ̅C 左边=右边，所以等式成立 2.4（1）Y ′=(A +B̅C )(A +BC) 2.5（3）Y ̅=A B ̅̅̅̅(C +D ̅)̅̅̅̅̅̅̅̅̅̅̅̅̅̅ C D ̅̅̅̅̅(A +B ̅)̅̅̅̅̅̅̅̅̅̅̅̅̅̅ 2.6：（1）Y =AB +AC +BC=AB (C +C̅)+AC (B +B ̅)+BC (A +A ̅) =ABC +ABC̅+AB ̅C +A ̅BC 2.7：（1）Y =A B̅+B ̅C +AC +B ̅C 卡诺图如下：所以，Y =B2.8：（2）画卡诺图如下：Y(A,B,C)=A +B̅+C2.9：（1）画Y (A,B,C,D )=∑m (0,1,2,3,4,6,8)+∑d(10,11,12,13,14)如下：Y (A,B,C,D )=A B̅+D ̅2.10：（3）解：化简最小项式：Y =AB +(A B +C )(A B̅+C ) =AB +(A B A B̅+A BC +A B ̅C +C C ) =AB (C +C )+A BC +A B̅C =ABC +ABC ̅+A BC +A B ̅C =∑m (0,3,6,7)最大项式：Y =∏M(1,2,4,5)2.13：（3）Y =AB̅+BC +AB ̅C +ABC D ̅ =AB̅(1+C )+BC (1+AD ̅) =AB ̅+BC =AB ̅+BC ̿̿̿̿̿̿̿̿̿̿̿̿ = AB ̅̅̅∙BC ̅̅̅̅̅̅̅̅̅̅̅技能题：2.16 解：设三种不同火灾探测器分别为A 、B 、C ，有信号时值为1，无信号时为0，根据题意，画卡诺图如下：Y =AB +AC +BC =AB +AC +BC ̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿ =AB ̅̅̅̅⋅AC̅̅̅̅⋅BC ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ =(A +B ̅)(A +C )(B ̅+C )̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ =A +B ̅̅̅̅̅̅̅̅+A +C ̅̅̅̅̅̅̅̅+B ̅+C̅̅̅̅̅̅̅̅第三章：自测题：一、1、饱和，截止7、接高电平，和有用输入端并接，悬空； 二、 1、√ 8、√； 三、 1、A 4、D练习题：3.2、解：(a)因为接地电阻4.7k Ω，开门电阻3k Ω，R>R on ，相当于接入高电平1，所以Y =A B 1̅̅̅̅̅̅=A +B +0=A +B (e) 因为接地电阻510Ω，关门电0.8k Ω，R<R off ，相当于接入高电平0，所以、 Y =A +B +0̅̅̅̅̅̅̅̅̅̅̅̅̅=A ̅⋅B ̅∙1̅̅̅̅̅̅̅̅̅̅=A +B +0=A +B3.4、解：(a) Y 1=A +B +0̅̅̅̅̅̅̅̅̅̅̅̅̅=A +B ̅̅̅̅̅̅̅(c) Y 3=A +B +1̅̅̅̅̅̅̅̅̅̅̅̅̅=1̅=0(f) Y 6=A ⋅0+B ⋅1̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅=B̅3.7、解：(a) Y 1=A⨁B ⋅C =(A B +AB̅)C =A B C +AB ̅C3.8、解：输出高电平时，带负载的个数2020400===IH OH OH I I N G 可带20个同类反相器输出低电平时，带负载的个数78.1745.08===IL OL OL I I N G 反相器可带17个同类反相器3.12EN=1时，Y 1=A ， Y 2=B̅ EN=0时，Y 1=A̅， Y 2=B3.17根据题意，设A 为具有否决权的股东，其余两位股东为B 、C ，画卡诺图如下，则表达结果Y 的表达式为：Y =AB +AC =AB +AC ̿̿̿̿̿̿̿̿̿̿̿=AB ̅̅̅̅⋅AC̅̅̅̅̅̅̅̅̅逻辑电路如下：技能题：3.20：解：根据题意，A 、B 、C 、D 变量的卡诺图如下：Y =ABC +ABD =ABC +ABD ̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿=ABC̅̅̅̅̅̅⋅ABD ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅电路图如下：第四章：自测题：一、2、输入信号，优先级别最高的输入信号7、用以比较两组二进制数的大小或相等的电路，A>B 二、 3、√ 4、√ 三、 5、A 7、C练习题：4.1；解：(a) Y =A⨁B +B ̅̅̅̅̅̅̅̅̅̅̅̅̅=A B +AB ̅+B ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅=A B +B ̅̅̅̅̅̅̅̅̅̅̅=A +B ̅̅̅̅̅̅̅̅=AB ，所以电路为与门。
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A3 C4
A2
A1
A0
B3
B2
B1
B0 C0 S0
四位全加器 S3 S2 S1
2019/2/10
余3代码
15
全加器的应用
试采用四位加法器完成余3码到8421 BCD码 的转换
解：因为对于同样一个十进制数，余3码比相应 的8421BCD码多3，因此要实现余3码到8421 BCD码的转换，只需从余3码减去(0011)即可。 由于0011各位变反后成为1100，再加1，即为 1101，因此，减(0011)同加(1101)等效。所以， 在四位加法器的A3~A0接上余3码的四位代码， B3、B2、B1、B0上接固定代码1101，就能实现 转换。
&
&
&
&
&
&
&
&
&
&
&
&
≥1 &
≥1 &
≥1 &
≥1 &
&
&
&
&
A3
B3
A2
B2 A＜ B
A=B
A＞ B
A1
B1
A0
B0
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7485数值比较器功能表
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20
数值比较器
比较器的扩展与应用
例：用7485构成7位二进制数并行比较器。
A3 A2 A1 A0 0 1 0 B3 B2 B1 B0 A3 A2 A1 A0 a＞ b a＝ b a＜ b B3 B2 B1 B0 7 48 5 -1 0 A6 A5 A4 A3 A2 A1 A0 a＞ b a＝ b a＜ b B3 B2 B1 B0 7 48 5 -2
进制数进行运算的，因此必须将输出的二进制数 ( 和数) 进
行等值变换。表3-17列出了与十进制数0~19相应的二进制 数及8421 BCD码。从表中看出，当和小于等于9时不需要
修正，当和大于9时需要加6(0110)修正，即当和大于9时，
二进制和数加 6(0110) 才等于相应的 8421 BCD 码。从表中 还看出，当和大于9时，D10=1，因此可以用D10来控制是否
如果用
Yi
表示i端的输出，mi表示输入地址变量A1、A0的一
个最小项，则输出函数可写成
Y i Emi (i 0,1,2,3)
可见，译码器的每一个输出函数对应输入变量的一组取值， 当使能端有效 (E=0) 时，它正好是输入变量最小项的非。 因此变量译码器也称为最小项发生器。
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＝1 S3
1 ≥1
(a) 逻辑图； (b) 引脚图
B2
&
& & & & & & &
1 (a ) P
0
C2 P
2
≥1 A2 B1
1 ≥1
＝1
S2
S1 1 B1 A1 2 3
1 6 UCC 1 5 B2 1 4 A2 1 3 S2 1 2 A3 1 1 B3 1 0 S3 9 CO (b )
&
≥1
C1 P
Si Pi Ci 1 Ci Pi Ci 1 Gi
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4
二进制并行加法器
则得各位进位信号的逻辑表达式如下：
C1 P 1C0 G1 C2 P2C1 G2 P2 P 1C0 P 2G1 G2 C3 P3C2 G3 P3 P2 P 1C0 P 3P 2G1 P 3G2 G3 C4 P4C3 G4 P4 P3 P2 P 1C0 P 4P 3P 2G1 P 4P 3G2 P 4G3 G4
2—4译码器功能表
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25
译码器
74138译码器引脚图和逻辑符号
74138
1 2 3 S3 4 S2 5 S1 6 Y7 7 GND 8 (a)
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A0 A1 A2
16 15 14 13 12 11 10 9
VCC Y0 Y1
Y2
A0 A1 A2
Y3 Y4 Y5 Y6
逻辑函数。
本题 F1 、 F2 均为三变量函数，首先令函数的输入变量
ABC=A2A1A0，然后将F1、F2变换为译码器输出的形式：
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F2
F1
&
&
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3－8译码器 A2 A1 A0 A B C
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E1 E 2 A E 2 B 1
F m0 m2 m3 m7
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(b)方案二
F M1 M 4 M 5 M 6
32
译码器
两片74138译码器扩展为4线-16线译码器
Y15 Y14 Y13 Y12 Y11 Y10 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y以S2为例：
S2 P2 C1 P2 P 1C0 G 1
综上，各位的进位和各位的和仅取决于Pi、Gi和 C0，即仅取决于Ai、Bi和C0
5
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1 ≥1
& & &
B3
&
CO (C3 )
& & & &
P
3
A3
≥1
典型的超前进位二进制 并行加法器74LS283的
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22
Y0
Y1
Y2
Y3
&
E A0 A1 1 1 1 1 1
&
&
&
A1 2－4 译 A0 码 E 器
Y0 Y1 Y2 Y3
(a )
(b )
2—4译码器逻辑电路及符号
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可以看出，当E=0时，2—4译码器的输出函数分别为：
Y 0 A1 A0 , Y 1 A1 A0 , Y 2 A1 A0 , Y 3 A1 A0 ,
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全加器的应用
试用四位全加器构成一位8421BCD码的十进 制加法电路。
解：两个 8421 码相加，其和仍应为8421 码，如 不是 8421 码则结果错误。
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全加器的应用
试采用四位全加器完成 8421BCD码到余 3 代码的转换。
解：由于 8421BCD码加 0011 即为余 3 代码， 所以其转换电路就是一个加法电路。
A＞ B A＝ B A＜ B 0 B6 B5 B4
A＞ B A＝ B A＜ B
A＞ B A＝ B A＜ B
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6.3 译码器
译码器是一种多输出组合逻辑电路，它能将 n个输入变量变换成2n个输出函数，并且每 个输出函数对应于n个输入变量的一个最小 项。 常用的有2-4译码器、3-8译码器、4-16译码 器等。
图表示用2片四位二进制全加器完成两个一位8421 BCD
码的加法运算电路，第Ⅰ片完成二进数相加的操作，第Ⅱ片
完成和的修正操作。图中，第一片输出的二进制数为C3、S3、 S2、S1、S0 ，第二片完成和的修正操作，可求得8421BCD码 的进位输出为
C C4 S3S2 S3S1
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S1 S2 S3
0 1 2 3 4 & EN 5 6 7 (b)
Y0 Y1
Y2
Y3 Y4 Y5 Y6 Y7
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译码器
逻辑电路图
E1 E2 E3
&
&
& & & &
0
1
2
3
4
A0
1
1
& & &
5
A1
1
1
6
A2
1
1
7
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27
译码器
74138译码器的真值表
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译码器
& 1 被 A加 数 加 B 数 进位 输入 A3 C 4 A2 A1 A0 Ⅰ B3 B2 B1 B0 C 0 & & A3 C 4 A2 A1 A0 Ⅱ B3 B2 B1 B0 C 0 C 进位 输出
S3 S2 S1 S0
S3 S2 S1 S0 和 S 数
四位加法器
四位加法器
一位8421 BCD码加法器
第六章 采用中、大规模集成电路 的逻辑设计
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1
本章的组成
二进制并行加法器 数值比较器 译码器 多路选择器 计数器 寄存器 只读存储器 可编程逻辑阵列
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6.1 二进制并行加法器
四位二进制串行进位并行加法器
C3 S3 Σ FA 3 CO CI C2 S2 Σ FA 2 CO CI C1 S1 Σ FA 1 CO CI C0 S0 Σ FA 0 CO CI
A3
B3
A2
B2
A1
B1
A0
B0
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3
二进制并行加法器
超前进位(先行进位)二进制并行加法器
前面我们已经得到全加器的表达式为
Si Ai Bi Ci 1 Ci ( Ai Bi )Ci 1 Ai Bi