超大规模集成电路CAD
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硬件描述语言的基本概念和用法； 逻辑仿真软件介绍 逻辑综合的一般概念和方法；逻辑综 合软件介绍
4
7 6
4
5 4 2（Modelsim） 2（Synplify/Pro）
五
可编程逻辑器件基本知识和开发环境 QuartusⅡ介绍
SoC基本概念，自动布局布线的基本概 念，VLSI设计的发展方向 总 学 时 数
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☆ 课程的内容与学时分配
章节 一 内 容 学 时 讲课学时数
3 3
实验学时数
VLSI设计的概述
二
三 四
VLSI设计方法；VLSI设计流程
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☆ 选用教材和参考书目
选用教材：
电子工业出版社
《VLSI设计》，王志功、朱恩编著
主要参考书目：
《电子设计自动化与IC设计》 李东生编著 高等教育出版社 《VLSI设计基础》 李伟华编著 电子工业出版社 《VISL设计导论》 沈绪榜，杜敏著 高等教育出版社 《Altera FPGA/CPLD设计》吴继华，王诚编著 人民邮电出版社 《FPGA系统设计与实践》 黄智伟编 电子工业出版社 《Verilog HDL实用教程》 张明编 电子科技大学出版社 http://www.zzone.cn 中国.中学政治教学网崇尚互联共享
考核成绩70％：闭卷笔试
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应用领域
民用通信 学习娱乐 军用领域
生物科技
VLSI
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集成电路世界15强
10
6
4（QuartusⅡ）
六
2 32
2 24 8
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☆ 课程的基本要求
掌握VLSI设计的基本概念 掌握VLSI设计方法及相关设计流程
掌握硬件描述语言在VLSI设计中的使用
掌握可编程逻辑器件基本知识和开发环境 掌握SOC的基本概念与自动布局、布线的基本流程
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学时：32 学分：2
电子科学技术与微电子教研室
授课教师： 鲁 迎 春
Luyingc2000@sohu.com
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Fra Baidu bibliotek
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☆ 课程关键词
IC：Integrated Circuit
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集成电路中国15强
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著名EDA软件供应商
Cadence
Synopsys Mentor
Graphics Altera EDA工具 MathWorks-Matlab synplify 华大Panda系统-Zeni系列
① 是将系统逻辑与性能的设计要求转化为具体物理版图的过程。 ② 具体是指通过一系列特定的加工工艺，将晶体管等有源器件、电容 和电阻等无源器件，按照一定的电路互连，“集成”在一块半导体 单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或 系统功能。
VLSI：Very Large Scale Integrated Circuit（万门以上） EDA： Electronic Design Automation SOC： System on chip SOPC：System on programmmable chip VDSM：Very Deep Sub-micron FPGA：Field Programmmable Gate array Top-down :自顶向下
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专业词汇（掌握）
★.IC-Integrated Circuit:集成电路 ★.VDSM-Very Deep Sub-Micron :超深亚微米 (<=0.25um) ★.ASIC-Application Specific Integrated Circuit:专用集成电路 ★.ASSP-Application Specific Standard Parts: 专用标准部件 ★.VLSI-very Large-Scale Integration :超大规模集成电路 ★.EDA-Electronic Design Automation：电子设计自化 ★.SOC-system on a chip:片上系统 ★.SOPC-system on programmable chip:可编程片上系统 ★.IP-Intellectual Property：指知识产权、著作权 ★.CPLD- complex Programmable Logic Device:复杂可编程逻辑器件 ★.FPGA-Field Programmable Gate Array:现场可编程门阵列 ★.BGA-Ball Grid Array:球栅阵列 ★.GAL-Generic Array Logic:通用阵列逻辑 ★.GA-Gate Array:门阵列 ★.LUT-Look-Up Table:查找表 ★.EDIF-Electronic Design Interchange Format：电子设计网表格式 ★.NRE-NonRecurring Engineering：非重复性工程成本或一次性工程成本 ★.P&R-place and route:布局布线
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★.Verilog HDL：一个专用的、高级的、基于文本的设计输入语言 ★.VHDL：VHSIC 硬件描述语言，高级的基于文本的设计输入语言 ★.DRC－Design rule check：设计规则检查 ★.ERC－Electric rule check：电路规则检查 ★.RTL－Regeister transfer Level ：寄存器传输级 ★.LVS－Layout Vs Schematic check ：网表一致性检查
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☆ 考
试
平时成绩30％ 出勤、实验（上机、试验）、课后练习 授课方式：多媒体教学 上课地点、时间：西二410，14～19周 实验地点、时间：逸夫楼10楼机房 12月24日下午连四节（2：00～6：00） 1月8日下午连四节（7：30～11：30） 试验内容：Modelsim、Synplify/Pro、QuartusII 考试时间：约课程结束后2～3周
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7 6
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5 4 2（Modelsim） 2（Synplify/Pro）
五
可编程逻辑器件基本知识和开发环境 QuartusⅡ介绍
SoC基本概念，自动布局布线的基本概 念，VLSI设计的发展方向 总 学 时 数
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章节 一 内 容 学 时 讲课学时数
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实验学时数
VLSI设计的概述
二
三 四
VLSI设计方法；VLSI设计流程
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☆ 选用教材和参考书目
选用教材：
电子工业出版社
《VLSI设计》，王志功、朱恩编著
主要参考书目：
《电子设计自动化与IC设计》 李东生编著 高等教育出版社 《VLSI设计基础》 李伟华编著 电子工业出版社 《VISL设计导论》 沈绪榜，杜敏著 高等教育出版社 《Altera FPGA/CPLD设计》吴继华，王诚编著 人民邮电出版社 《FPGA系统设计与实践》 黄智伟编 电子工业出版社 《Verilog HDL实用教程》 张明编 电子科技大学出版社 http://www.zzone.cn 中国.中学政治教学网崇尚互联共享
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集成电路世界15强
10
6
4（QuartusⅡ）
六
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☆ 课程的基本要求
掌握VLSI设计的基本概念 掌握VLSI设计方法及相关设计流程
掌握硬件描述语言在VLSI设计中的使用
掌握可编程逻辑器件基本知识和开发环境 掌握SOC的基本概念与自动布局、布线的基本流程
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☆ 课程关键词
IC：Integrated Circuit
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Graphics Altera EDA工具 MathWorks-Matlab synplify 华大Panda系统-Zeni系列
① 是将系统逻辑与性能的设计要求转化为具体物理版图的过程。 ② 具体是指通过一系列特定的加工工艺，将晶体管等有源器件、电容 和电阻等无源器件，按照一定的电路互连，“集成”在一块半导体 单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或 系统功能。
VLSI：Very Large Scale Integrated Circuit（万门以上） EDA： Electronic Design Automation SOC： System on chip SOPC：System on programmmable chip VDSM：Very Deep Sub-micron FPGA：Field Programmmable Gate array Top-down :自顶向下
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专业词汇（掌握）
★.IC-Integrated Circuit:集成电路 ★.VDSM-Very Deep Sub-Micron :超深亚微米 (<=0.25um) ★.ASIC-Application Specific Integrated Circuit:专用集成电路 ★.ASSP-Application Specific Standard Parts: 专用标准部件 ★.VLSI-very Large-Scale Integration :超大规模集成电路 ★.EDA-Electronic Design Automation：电子设计自化 ★.SOC-system on a chip:片上系统 ★.SOPC-system on programmable chip:可编程片上系统 ★.IP-Intellectual Property：指知识产权、著作权 ★.CPLD- complex Programmable Logic Device:复杂可编程逻辑器件 ★.FPGA-Field Programmable Gate Array:现场可编程门阵列 ★.BGA-Ball Grid Array:球栅阵列 ★.GAL-Generic Array Logic:通用阵列逻辑 ★.GA-Gate Array:门阵列 ★.LUT-Look-Up Table:查找表 ★.EDIF-Electronic Design Interchange Format：电子设计网表格式 ★.NRE-NonRecurring Engineering：非重复性工程成本或一次性工程成本 ★.P&R-place and route:布局布线
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★.Verilog HDL：一个专用的、高级的、基于文本的设计输入语言 ★.VHDL：VHSIC 硬件描述语言，高级的基于文本的设计输入语言 ★.DRC－Design rule check：设计规则检查 ★.ERC－Electric rule check：电路规则检查 ★.RTL－Regeister transfer Level ：寄存器传输级 ★.LVS－Layout Vs Schematic check ：网表一致性检查
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☆ 考
试
平时成绩30％ 出勤、实验（上机、试验）、课后练习 授课方式：多媒体教学 上课地点、时间：西二410，14～19周 实验地点、时间：逸夫楼10楼机房 12月24日下午连四节（2：00～6：00） 1月8日下午连四节（7：30～11：30） 试验内容：Modelsim、Synplify/Pro、QuartusII 考试时间：约课程结束后2～3周