《计算机系统结构》习题
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CPI时间是1.5*（1/15）us = 0.1us
4
作业
（2）假定将处理机的时钟提高到30 MHz，但存储器子系统速 率不变。这样，每次存储器存取需要两个时钟周期。如果30% 指令每条只需要一次存储存取，而另外5%每条需要两次存储 存取，并假定已知混合程序的指令数不变，并与原工作站兼容 ，试求改进后的处理机性能。
1
0
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B
0
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MEM_ R
1
1
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WB_C
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MEM_
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半期试题
设流水线模型机结构如下图所示，采用load前推和数据前推 （包括store指令）假设模型机使用subicc指令，它将根据减法 结果设置标志寄存器Z的内容为0或为1；其它的ALU计算指令 不影响Z。指令bne的控制相关处理采用插入nop指令的策略。
5
作业
•4．处理机的时钟30 MHz
•（1）计算在单处理机上用上述跟踪数据运行程序的平均CPI 。
平均CPI = 1*60% + 2*18% + 4*12 + 8*10% = 2.24 •（2）根据（1）所得CPI，计算相应的MIPS 速率。
6
第三章作业
•1．利用一条4 段浮点加法器流水线计算8 个浮点数 之和：Z=A+B+C+D+E+F+G+H 画出流水线时空图，计算该流水线的吞吐量、加速比 和效率。 解：1: A+B; 2:D+D; 3:E+F; 4:G+H; 5:1+2; 6:3+4; 7:5+6
由第一问可得原始CPI 为1.5 ，改进后一次访存操作需要2 个时 钟周期，比改进前每次访存多了1 个时钟周期； •由于有30% 的指令由于需要1 次访存，所以它们的时钟周期数 需要加1 ； •有5% 的指令由于需要2 次访存，所以它们的时钟周期数需要 加2. •可得 CPI new = CPI original + 30%*1 + 5%*2 = 1.5 + 0.3 + 0.1 = 1.9
7
第三章作业
•2．各流水级存放控制信号的流水线寄存器有何异同 ? •ID级存控制信号的寄存器存放的是含EXE、MEM、 WB级所需的控制信号；EXE级存控制信号的寄存器存 放的是含MEM、WB级所需的控制信号；MEM级存控 制信号的寄存器存放的是含WB级所需的控制信号。 • 相同之处：都存有WB级控制信号。 • 不同之处：前面级的流水线控制信号寄存器包含 后面级的控制信号，而后面级的则无前级信号。
1
第一章作业
•1．试述Flynn 分类的4 种计算机系统结构有何特点。
•SISD其实就是传统的顺序执行的单处理器计算机，其指令部件每次只对一 条指令进行译码，并只对一个操作部件分配数据。 •SIMD以并行处理机为代表，结构如图，并行处理机包括多个重复的处理 单元PU1～PUn，由单一指令部件控制，按照同一指令流的要求为它们分配 各自所需的不同的数据。 •MISD的结构，它具有n个处理单元，按n条不同指令的要求对同一数据流 及其中间结果进行不同的处理。一个处理单元的输出又作为另一个处理单 元的输入。 •MIMD的结构，它是指能实现作业、任务、指令等各级全面并行的多机系 统，多处理机就属于MIMD。
ID_rs2 IsReg
0 1 1
1
1 1 1
1
1
1
输入
输出
EXE_WREG
ID_rs2 ==EXE_rd
MEM_WRE G
ID-rs2 = =EXE_rd
BDEPEN1
BDEPEN0
输入选 择
X
X
X
X
0
1 立即数
0
X
0
X
0
0
B
1
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MEM_ R
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1
WB_C
示意。（3分）
2.如果以上指令序列在流水线CPU执行，当第2条指令“addi
r2, r1, 10”进入EXE级时，试给出ADEPEN、BDEPEN信号的值、
WB级信号SLD的值。（2分）
ADEPBiblioteka BaiduN =
BDEPEN =
SLD=
13
半期试题
3.设模型机采用延迟转移，调整以上指令序列的顺序， 使得指令序列在模型机中执行时只有最小停顿，写出 调整后的指令序列（不需要画时序图）
8
第三章作业
3．设流水线模型机采用load前推和数据前推，按时 钟周期画出以下指令序列的时序图。
load r2, 12(r3) addi r4, r2, 10 and r1, r2, r4 store r1, 10(r5)
9
第三章作业
10
第三章作业
4．给出第三章PPT中图1.39的BDEPEN控制信号的真值 表
2
作业
•2．假设高速缓存Cache 工作速度为主存的5 倍，且 Cache 被访问命中的概率为90%，则采用Cache 后，能 使整个存储系统获得多高的加速比？
加速比 = 1/(1-0.9 +0.9/5) = 25/7
3
作业
•3．某工作站采用时钟频率为15 MHz、处理速率为10 MIPS 的处理机来执行一个已知混合程序。假定每次 存储器存取为1 周期延迟，试问： •（1）此计算机的有效CPI 是多少？ CPI = 一个程序的CPU 时钟周期数/ IC = 时钟频率/MIPS =15/10 = 1.5
12
半期试题
设有以下指令序列：
Loop：load r1, 100(r3)
addi r2, r1, 10
store r2, 100(r3)
subicc r5, r5, 1
bne r5,loop ；如果r5的内容不为0，则转Loop
1.按时钟周期画出以上指令序列第1次循环执行及转移到“load
r1, 100(r3)”指令，在模型机中执行的时序图，标出内部前推
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作业
（2）假定将处理机的时钟提高到30 MHz，但存储器子系统速 率不变。这样，每次存储器存取需要两个时钟周期。如果30% 指令每条只需要一次存储存取，而另外5%每条需要两次存储 存取，并假定已知混合程序的指令数不变，并与原工作站兼容 ，试求改进后的处理机性能。
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半期试题
设流水线模型机结构如下图所示，采用load前推和数据前推 （包括store指令）假设模型机使用subicc指令，它将根据减法 结果设置标志寄存器Z的内容为0或为1；其它的ALU计算指令 不影响Z。指令bne的控制相关处理采用插入nop指令的策略。
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作业
•4．处理机的时钟30 MHz
•（1）计算在单处理机上用上述跟踪数据运行程序的平均CPI 。
平均CPI = 1*60% + 2*18% + 4*12 + 8*10% = 2.24 •（2）根据（1）所得CPI，计算相应的MIPS 速率。
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第三章作业
•1．利用一条4 段浮点加法器流水线计算8 个浮点数 之和：Z=A+B+C+D+E+F+G+H 画出流水线时空图，计算该流水线的吞吐量、加速比 和效率。 解：1: A+B; 2:D+D; 3:E+F; 4:G+H; 5:1+2; 6:3+4; 7:5+6
由第一问可得原始CPI 为1.5 ，改进后一次访存操作需要2 个时 钟周期，比改进前每次访存多了1 个时钟周期； •由于有30% 的指令由于需要1 次访存，所以它们的时钟周期数 需要加1 ； •有5% 的指令由于需要2 次访存，所以它们的时钟周期数需要 加2. •可得 CPI new = CPI original + 30%*1 + 5%*2 = 1.5 + 0.3 + 0.1 = 1.9
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第三章作业
•2．各流水级存放控制信号的流水线寄存器有何异同 ? •ID级存控制信号的寄存器存放的是含EXE、MEM、 WB级所需的控制信号；EXE级存控制信号的寄存器存 放的是含MEM、WB级所需的控制信号；MEM级存控 制信号的寄存器存放的是含WB级所需的控制信号。 • 相同之处：都存有WB级控制信号。 • 不同之处：前面级的流水线控制信号寄存器包含 后面级的控制信号，而后面级的则无前级信号。
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第一章作业
•1．试述Flynn 分类的4 种计算机系统结构有何特点。
•SISD其实就是传统的顺序执行的单处理器计算机，其指令部件每次只对一 条指令进行译码，并只对一个操作部件分配数据。 •SIMD以并行处理机为代表，结构如图，并行处理机包括多个重复的处理 单元PU1～PUn，由单一指令部件控制，按照同一指令流的要求为它们分配 各自所需的不同的数据。 •MISD的结构，它具有n个处理单元，按n条不同指令的要求对同一数据流 及其中间结果进行不同的处理。一个处理单元的输出又作为另一个处理单 元的输入。 •MIMD的结构，它是指能实现作业、任务、指令等各级全面并行的多机系 统，多处理机就属于MIMD。
ID_rs2 IsReg
0 1 1
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输入
输出
EXE_WREG
ID_rs2 ==EXE_rd
MEM_WRE G
ID-rs2 = =EXE_rd
BDEPEN1
BDEPEN0
输入选 择
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X
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1 立即数
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WB_C
示意。（3分）
2.如果以上指令序列在流水线CPU执行，当第2条指令“addi
r2, r1, 10”进入EXE级时，试给出ADEPEN、BDEPEN信号的值、
WB级信号SLD的值。（2分）
ADEPBiblioteka BaiduN =
BDEPEN =
SLD=
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半期试题
3.设模型机采用延迟转移，调整以上指令序列的顺序， 使得指令序列在模型机中执行时只有最小停顿，写出 调整后的指令序列（不需要画时序图）
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第三章作业
3．设流水线模型机采用load前推和数据前推，按时 钟周期画出以下指令序列的时序图。
load r2, 12(r3) addi r4, r2, 10 and r1, r2, r4 store r1, 10(r5)
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第三章作业
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第三章作业
4．给出第三章PPT中图1.39的BDEPEN控制信号的真值 表
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作业
•2．假设高速缓存Cache 工作速度为主存的5 倍，且 Cache 被访问命中的概率为90%，则采用Cache 后，能 使整个存储系统获得多高的加速比？
加速比 = 1/(1-0.9 +0.9/5) = 25/7
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作业
•3．某工作站采用时钟频率为15 MHz、处理速率为10 MIPS 的处理机来执行一个已知混合程序。假定每次 存储器存取为1 周期延迟，试问： •（1）此计算机的有效CPI 是多少？ CPI = 一个程序的CPU 时钟周期数/ IC = 时钟频率/MIPS =15/10 = 1.5
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半期试题
设有以下指令序列：
Loop：load r1, 100(r3)
addi r2, r1, 10
store r2, 100(r3)
subicc r5, r5, 1
bne r5,loop ；如果r5的内容不为0，则转Loop
1.按时钟周期画出以上指令序列第1次循环执行及转移到“load
r1, 100(r3)”指令，在模型机中执行的时序图，标出内部前推