SERDES FPGA设计手册
基于FPGA的serdes电路之comma和PRBS检测电路设计说明书
基于FPGA的Serdes接口电路设计Comma和PRBS检测方案(仅供内部使用)拟制：谭宇日期：2013/09/13审核：姚亚峰日期：内部资料请勿外传修订记录日期修订版本描述作者2012/09/13 1.00初稿完成谭宇目录1.Serdes接口电路整体结构图 (3)2.概述 (5)2.1.文档版本 (5)2.2.相关标准 (5)2.3.开发环境 (5)3.Serdes接口电路选型 (5)3.1.Serdes芯片架构选型 (5)3.2.Serdes主要性能指标 (7)ma检测电路原理和实现 (7)ma检测电路原理 (7)ma的设计思路 (8)5.PRBS电路原理和实现 (9)5.1.PRBS电路原理 (9)5.2.PRBS电路实现过程 (10)6.说明 (10)Comma和PRBS检测电路设计说明书关键词：Serdes接口电路设计摘要：随着电子行业技术的发展，特别是在传输接口的发展上，原本用于光纤通信的Serdes 技术成为了为高速串行接口的主流。
它是一种时分多路复用(TDM)、点对点(P2P)的串行通信技术。
即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。
这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。
安华高，博通，飞兆等国外半导体公司均已推出基于独立的Serdes 芯片，而国内目前还基本处于预研阶段。
本文就以基于FPGA的Serdes芯片IP core中Comma和PRBS检测电路部分做详细的介绍和说明。
缩略语清单：Serdes Serializer/Deserializer串行器/解串器PRBS Pseudo-Random Binary Sequence伪随机二进制序列1.Serdes接口电路整体结构图图1.Serdes接口电路整体结构图Serdes接口电路为一个全双工电路，同时又具有点对点的高效传输。
SERDES FPGA设计手册要点
编号：版本：V0.2页数：共页密级：SERDES FPGA设计手册更改记录版本拟制/更改审核批准生效日期更改内容V0.1 兜福2013.7.19 创建文档V0.2 兜福2013.9.11 添加补充了OSERDES部分，未完待续；注：作者兜福邮箱：zouxingyu705@，多多交流，共同进步。
目录SERDES FPGA设计手册 (1)目录 (2)1目的 (5)2范围 (5)3术语 (5)4SERDES基础知识 (5)5SERDES应用指南 (5)5.1ISERDES (5)5.1.1ISERDES基元 (5)5.1.2ISERDES基元的时钟解决方案 (9)5.2OSERDES (10)5.2.1OSERDES组成功能模块 (10)5.2.2OSERDES基元 (12)5.2.3OSERDES基元的时钟解决方案 (13)6SERDES应用指南 (14)6.1ISERDES设计 (14)6.1.1单个ISERDES单元设计(SDR) (14)6.1.1.1ISERDES配置参数 (14)6.1.1.2设计思想 (17)6.1.1.3仿真结果 (17)6.1.1.4ISERDES数据时序 (18)6.1.1.4.1ISERDES输入数据时序 (18)6.1.1.4.1ISERDES输出数据时序 (19)6.1.2单个ISERDES单元设计(DDR) (20)6.1.2.1ISERDES配置参数 (20)6.1.2.2设计思想 (20)6.1.2.3仿真结果 (20)6.1.3ISERDES宽度扩展 (20)6.1.3.1设计实例 (21)6.1.3.2仿真结果 (24)6.2OSERDES设计 (24)6.2.1单个OSERDES单元设计(SDR) (24)6.2.1.1OSERDES配置参数 (24)6.2.1.2设计思想 (26)6.2.1.3仿真结果 (27)6.2.1.1OSERDES基元SDR模式时序 (27)6.2.2单个OSERDES单元设计(DDR) (27)6.2.2.1OSERDES配置参数 (28)6.2.2.2设计思想 (28)6.2.2.3仿真结果 (28)6.2.2.1OSERDES基元SDR模式时序 (29)6.2.3OSERDES宽度扩展 (29)6.2.3.1设计实例 (29)6.2.3.1仿真结果 (31)1目的为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。
基于FPGA的serdes电路之comma和PRBS检测电路设计说明书
基于FPGA的Serdes接口电路设计Comma和PRBS检测方案(仅供内部使用)拟制：谭宇日期：2013/09/13审核：姚亚峰日期：内部资料请勿外传修订记录日期修订版本描述作者2012/09/13 1.00初稿完成谭宇目录1.Serdes接口电路整体结构图 (3)2.概述 (5)2.1.文档版本 (5)2.2.相关标准 (5)2.3.开发环境 (5)3.Serdes接口电路选型 (5)3.1.Serdes芯片架构选型 (5)3.2.Serdes主要性能指标 (7)ma检测电路原理和实现 (7)ma检测电路原理 (7)ma的设计思路 (8)5.PRBS电路原理和实现 (9)5.1.PRBS电路原理 (9)5.2.PRBS电路实现过程 (10)6.说明 (10)Comma和PRBS检测电路设计说明书关键词：Serdes接口电路设计摘要：随着电子行业技术的发展，特别是在传输接口的发展上，原本用于光纤通信的Serdes 技术成为了为高速串行接口的主流。
它是一种时分多路复用(TDM)、点对点(P2P)的串行通信技术。
即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。
这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。
安华高，博通，飞兆等国外半导体公司均已推出基于独立的Serdes 芯片，而国内目前还基本处于预研阶段。
本文就以基于FPGA的Serdes芯片IP core中Comma和PRBS检测电路部分做详细的介绍和说明。
缩略语清单：Serdes Serializer/Deserializer串行器/解串器PRBS Pseudo-Random Binary Sequence伪随机二进制序列1.Serdes接口电路整体结构图图1.Serdes接口电路整体结构图Serdes接口电路为一个全双工电路，同时又具有点对点的高效传输。
SERDES的FPGA实现
芯片功能的增加和数据吞吐量的要求，促使芯片行业从较低数据率的并行连接，转向较高速度的串行连接。
SERDES(Serializer-Dese rializer，)是经高速差分对，而不是经较低速度的并行总线传输串行化的数据。
一个实例是用单个PCI-Express通道，替代传统的32位、64MHz PCI总线(可达到2.112Gb/s)，仅用4条线(运行在2.5GHz)，可达到4Gb/s 总数据率。
简言之，SERDES协议允许用较少的引脚数传输较高的数据率。
典型的SERDES的FPGA实现图1给出在复杂的FPGA实现中各种可能的SERDES接口，包括数据通路(芯片到芯片，SPI 4.2，PCI-Express，SGM11)、背板(GbE/GSM11，PCI Express/AS，专用)接口、存储器接口(DDR1/ⅡSDRAM，QDRⅡSRAM)。
可由FPGA实现的芯片包括存储器控制器、帧调节器/MAC、DSP协处理器、控制板接口和背板驱动器。
SERDES接口有两类：源同步(SS)接口和时钟数据恢复(CDR)接口。
这两类接口的基本差别是如何实现同步。
源同步接口有一个伴随传输数据的分离时钟信号。
CDR没有分离的时钟信号，代之以嵌入在数据开关转换中的时钟。
这就是说，CDR接收机将锁相数据信号本身来得到时钟。
表1给出这两类接口的基本差别。
CDR接口通常运行在较高的速度和较长的距离，因而会带来较大的设计问题。
基于此原因，本文主要集中在CDR方面。
图1 典型的SERDES应用时钟数据恢复时钟数据恢复(CDR)接收机必须恢复来自数据的嵌入式时钟。
更确切地说，时钟起源于数据信令的开关转换。
CDR发送到串行化数据开始，然后，变换数据为8b/10b(或类似的编码方法)。
编码取8位数据，并变换此数据为10位符号。
8b/10b编码在数据线上提供一个相等“0”和“1”传输。
这会减弱符号间干扰，并提供足够的数据沿，使接收机锁相在输入数据流。
SERDES FPGA设计手册
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4SERDES基础知识错误!未定义书签。
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ISERDES基元的时钟解决方案错误!未定义书签。
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OSERDES基元的时钟解决方案错误!未定义书签。
6SERDES应用指南错误!未定义书签。
ISERDES设计错误!未定义书签。
单个ISERDES单元设计(SDR) 错误!未定义书签。
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OSERDES设计错误!未定义书签。
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目的为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。
LVDS SERDES Intel FPGA IP 发布说明说明书
LVDS SERDES Intel® FPGA IP Release NotesOnline VersionSend FeedbackRN-1188683575 2023.12.04Contents ContentsLVDS SERDES Intel® FPGA IP Release Notes (3)LVDS SERDES Intel FPGA IP (intel_lvds) v23.1.0 (3)LVDS SERDES Intel FPGA IP (intel_lvds) v23.0.0 (4)LVDS SERDES Intel FPGA IP v20.0.1 (4)LVDS SERDES Intel FPGA IP v20.0.0 (4)LVDS SERDES Intel FPGA IP v19.5.0 (4)LVDS SERDES Intel FPGA IP v19.4.0 (4)LVDS SERDES Intel FPGA IP v19.3.0 (5)LVDS SERDES Intel FPGA IP v18.1 (5)LVDS SERDES Intel FPGA IP v18.0 (5)Intel FPGA LVDS SERDES IP Core v17.1 (6)Altera LVDS SERDES IP Core v17.0 (6)Altera LVDS SERDES IP Core v14.1 (6)Altera LVDS SERDES IP Core v14.0 Arria 10 Edition (6)Intel Agilex 7 F-Series and I-Series General-Purpose I/O User Guide Archives (7)Intel Stratix 10 High-Speed LVDS I/O User Guide Archives (7)LVDS SERDES Intel FPGA IP User Guide Archives (7)LVDS SERDES Intel®FPGA IP Release Notes Send Feedback2LVDS SERDES Intel® FPGA IP Release NotesIf a release note is not available for a specific IP version, the IP has no changes in thatversion. For information on IP update releases up to v18.1, refer to the Intel®Quartus® Prime Design Suite Update Release Notes.Intel FPGA IP versions match the Intel Quartus Prime Design Suite software versionsuntil v19.1. Starting in Intel Quartus Prime Design Suite software version 19.2, IntelFPGA IP has a new versioning scheme.The Intel FPGA IP version (X.Y.Z) number can change with each Intel Quartus Primesoftware version. A change in:•X indicates a major revision of the IP. If you update the Intel Quartus Primesoftware, you must regenerate the IP.•Y indicates the IP includes new features. Regenerate your IP to include these new features.•Z indicates the IP includes minor changes. Regenerate your IP to include these changes.Related Information•Introduction to Intel FPGA IP Cores•Intel Agilex® 7 LVDS SERDES User Guide: F-Series and I-Series•Intel Agilex® 7 LVDS SERDES User Guide: M-Series•Intel Stratix® 10 High-Speed LVDS I/O User Guide•LVDS SERDES Intel FPGA IP User Guide: Intel Arria® 10 and Intel Cyclone® 10 GX Devices•Intel Quartus Prime Design Suite Version 18.1 Update Release NotesLVDS SERDES Intel FPGA IP (intel_lvds) v23.1.0Table 1.v23.1.0 2023.12.04Intel Quartus Prime Version Description Impact23.4Added the Transmitter Settings tab to support tx_outclockwith these parameters:•Enable tx_outclock port•Desired tx_outclock phase shift (degrees)•Actual tx_outclock phase shift (degrees)•Tx_outclock division factor Upgrade and recompilation of the IP are required only if you want to use tx_outclock.Timing optimizations to make meeting setup and hold requirements easier.Upgrade and recompilation are not required.683575 | 2023.12.04Send FeedbackIntel Corporation. All rights reserved. Intel, the Intel logo, and other Intel marks are trademarks of IntelCorporation or its subsidiaries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.*Other names and brands may be claimed as the property of others.ISO 9001:2015 RegisteredLVDS SERDES Intel FPGA IP (intel_lvds ) v23.0.0Table 2.v23.0.0 2023.10.02Intel Quartus Prime VersionDescriptionImpact23.3Added automatic bytes and pins selection in the pin settings tab.Related parameter changes:•TX_CH_*_BYTE changed to TX_CH_*_BYTE_USR •TX_CH_*_PIN changed to TX_CH_*_PIN_USR •RX_CH_*_BYTE changed to RX_CH_*_BYTE_USR •RX_CH_*_PIN changed to RX_CH_*_PIN_USRRecompilation of the IP is required.LVDS SERDES Intel FPGA IP v20.0.1Table 3.v20.0.1 2023.04.10Intel Quartus Prime VersionDescriptionImpact23.2Initial release of intel_lvds IP to support Intel Agilex ® 7 M-Series FPGAs and SoCs.—LVDS SERDES Intel FPGA IP v20.0.0Table 4.v20.0.0 2021.03.29Intel Quartus Prime VersionDescriptionImpact21.1•Optimized settings at the boundary between the FPGA fabric and I/O for LVDS SERDES IP use cases for Intel Agilex 7devices.Recompilation of the IP isrequired only for Intel Agilex 7devices.LVDS SERDES Intel FPGA IP v19.5.0Table 5.v19.5.0 2020.09.28Intel Quartus Prime VersionDescriptionImpact20.3Improved the power usage of the IP in Intel Agilex 7 devices.—Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v19.4.0Table 6.v19.4.0 2020.04.13Intel Quartus Prime VersionDescriptionImpact20.1Add additional delay to the pll_locked signal assertion toensure the IP is properly locked to the PLL before IP initialization in Intel Agilex 7 devices.—LVDS SERDES Intel ® FPGA IP Release Notes683575 | 2023.12.04LVDS SERDES Intel ® FPGA IP Release Notes Send Feedback4Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v19.3.0Table 7.v19.3.0 2019.12.16Intel Quartus Prime VersionDescriptionImpact19.4Added support for Intel Agilex 7 devices.—Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v18.1Table 8.v18.1 September 2018Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •LVDS SERDES Intel FPGA IP User GuideLVDS SERDES Intel FPGA IP v18.0Table 9.v18.0 May 2018DescriptionImpactRenamed the IP core from "Intel FPGA LVDS SERDES" to "LVDS SERDES Intel FPGA IP".-Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •LVDS SERDES Intel FPGA IP User GuideLVDS SERDES Intel ® FPGA IP Release Notes 683575 | 2023.12.04Send FeedbackLVDS SERDES Intel ® FPGA IP Release Notes5Intel FPGA LVDS SERDES IP Core v17.1Table 10.v17.1 November 2017DescriptionImpactAdded support for Intel Stratix 10 devices:•Duplex feature to allow transmitter and receiver channels in the same I/O bank•Clock phase alignment (CPA) block for improved timing closure between the peripheryand the core —Renamed Altera LVDS SERDES IP core to Intel FPGA LVDS SERDES IP core as per Intel rebranding.—Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •Intel FPGA LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v17.0Table 11.v17.0 May 2017DescriptionImpactAdded support for Intel Cyclone ® 10 GX devices.-Related Information •Introduction to Intel FPGA IP Cores •Altera LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v14.1Table 12.v14.1 December 2014DescriptionImpactAdded internal PLL additional clock export parameter-Related InformationAltera LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v14.0 Arria 10 EditionTable 13.v14.0 Arria 10 Edition August 2014DescriptionImpactAdded feature that creates .sdc file for generated designs (previously only for example designs)-Added support for external PLL mode-Added option to clock TX core registers using reference clock-LVDS SERDES Intel ® FPGA IP Release Notes683575 | 2023.12.04LVDS SERDES Intel ® FPGA IP Release Notes Send Feedback6Related InformationAltera LVDS SERDES Megafunction User GuideIntel Agilex 7 F-Series and I-Series General-Purpose I/O User Guide ArchivesFor the latest and previous versions of this user guide, refer to Intel Agilex 7 General-Purpose I/O User Guide: F-Series and I-Series . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.If an IP version is not listed, the user guide for the previous IP version applies.Intel Quartus PrimeVersionUser Guide21.2Intel Agilex General Purpose I/O and LVDS SERDES User Guide 21.1Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.3Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.2Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.1Intel Agilex General Purpose I/O and LVDS SERDES User Guide 19.4Intel Agilex General Purpose I/O and LVDS SERDES User Guide 19.3Intel Agilex General Purpose I/O and LVDS SERDES User GuideIntel Stratix 10 High-Speed LVDS I/O User Guide ArchivesFor the latest and previous versions of this user guide, refer to Intel Stratix 10 High-Speed LVDS I/O User Guide . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.LVDS SERDES Intel FPGA IP User Guide ArchivesFor the latest and previous versions of this user guide, refer to LVDS SERDES Intel FPGA IP User Guide: Intel Arria ® 10 and Intel Cyclone 10 GX Devices . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.LVDS SERDES Intel ® FPGA IP Release Notes 683575 | 2023.12.04Send FeedbackLVDS SERDES Intel ® FPGA IP Release Notes7。
FPGA实现中的SERDES接口设计和测试
FPGA实现中的SERDES接口设计和测试文章出处：电子系统设计更新于2009-05-31 19:23:49近年来，芯片功能的增强和数据吞吐量要求推动了芯片产业从低速率数据并行连接转变到高速串行连接。
这个概念被称为SERDES(Serializer-Deserializer)，包括在高速差分对上串行地传送数据，而不是用低速的并行总线。
一个典型例子是用单个PCI-Express通道取代数据速率达2.112Gbps的传统32位64MHz PCI总线，PCI-Express可达到4Gbps的数据速率，但仅使用了工作在2.5GHz的4条线。
简而言之，SERDES协议允许用较少的引脚实现较高的数据速率。
图1给出了在一个复杂FPGA实现中的各种可能的SERDES接口。
这个例子展示了一个网络处理器位于系统中心的高性能电路板。
SERDES应用用紫色标明，可以用FPGA实现的芯片用黄色标明。
图1：典型的FPGA应用SERDES的类型有两种基本类型的SERDES接口：源同步(SS)协议和时钟数据恢复(CDR)协议。
这两种类型的主要差别是如何实现时钟控制。
源同步接口拥有一个伴随传送数据的时钟信号；CDR没有单独的时钟信号，而是把时钟嵌入在数据中。
即CDR接收器将相位锁定在数据信号本身以获取时钟。
表1概括了这两种接口的基本差别。
表1：源同步和时钟数据恢复SERDES接口的比较通常CDR协议运行在较高的数据速率和较长的传送距离，因此带来很大的设计挑战。
鉴于这个缘故，本文将主要讨论CDR的相关问题。
时钟数据恢复的基础顾名思义，CDR接收器必须从数据中恢复嵌入的时钟。
更准确地说，是从数据信号的交换中获取时钟。
CDR发送器首先串行发送数据，然后将数据转换成8b/10b编码方案。
编码处理获得8位数据并将其转换成10位符号。
8b/10b编码方式可以在数据线上传送相等数目的0和1，从而减少码间干扰，并提供足够多的数据边沿，以便接收器在收到的数据流上锁定相位。
fpga 设计手册
fpga 设计手册
FPGA设计手册是一本关于FPGA（现场可编程门阵列）设计
的指南和参考手册。
它包含了FPGA设计的基本原理、设计
方法、工具使用以及各种电路和应用的实例。
FPGA设计手册通常涵盖以下内容：
1. FPGA基础知识：介绍FPGA的基本原理、架构和工作原理，让读者对FPGA有全面的了解。
2. 设计流程：详细解释FPGA设计的各个阶段，包括需求分析、设计规格、设计验证和实现等。
3. 设计工具：介绍使用FPGA设计所需的工具，如EDA（电
子设计自动化）工具、仿真工具和编程语言。
4. 设计技巧和优化：提供一些常用的FPGA设计技巧和优化
方法，帮助设计者提高设计效率和性能。
5. 电路实例：给出一些常见的FPGA电路实例，如逻辑门、
计数器、寄存器和状态机等，以帮助读者理解和应用FPGA
设计。
6. 应用案例：介绍一些实际应用中的FPGA设计案例，如图
像处理、通信系统和数字信号处理等，以展示FPGA在各个
领域的应用。
FPGA设计手册通常是由FPGA厂商、学术机构或工程师编写，旨在为初学者和有经验的FPGA设计者提供指导和参考。
读
者可以根据自己的需求选择适合的FPGA设计手册，并结合
实际项目进行学习和实践。
FPGA高速收发器设计原则
FPGA高速收发器设计原则高速(SERDES)的运用范围非常广泛，包括通讯、计算机、工业和储存，以及必需在芯片与芯片/模块之间、或在背板/电缆上传输大量数据的系统。
但一般高速收发器的并行设计已无法满足现在的要求。
将收发器整合在中，成为解决这一问题的挑选方法。
高速设计用FPGA具备数Gb收发器的低功耗FPGA架构，它能让设计人员利用高生产率的工具提供实体层和规律层建构模块，研发出低成本的小型系统，使得设计师能够迅速解决协议和速率的变幻问题，以及为了提高性能和增强新功能时，必需举行设计修改所濒临的重新编程问题，这些迫切需求的灵便性无法在 ASIC和ASSP计划中获得。
FPGA提供了一种单芯片解决计划，克服了多芯片计划中的互通作业、布线和功率问题。
FPGA中的收发器在克服讯号完整性问题的同时，也能工作在一系列不同的系统或协议环境中。
收发器挑选考虑收发器的挑选对于要获得所需的功能设计而言相当关键。
设计师必需在设计初期阶段就分析收发器的功能和性能，并融合频宽需求、协议、多媒体类型、和互通作业性所打算的设计准则指导挑选。
收发器的挑选应当包括规格的符合性验证；针对颤动、噪音、衰减和不延续性等不利条件下的免疫能力或补偿能力；以及应用中的传输媒介的类型。
按照目前多数组件存在的收发器错误纪录，不难发觉将混合讯号收发器整合在数字FPGA中仅取得了有限的胜利。
因此，系统设计师在验证市场需求时要特殊当心，要紧盯着制程、、温度、核心以及I/O端口，还有硅芯片生产能力等各方面的验证工作。
*估收发器放射性能的重要工具是眼图。
这是建构在一系列分层PRBS 周期上的放射机波形图量度。
透过利用眼状模板，眼图可用来显示特定指针的符合性。
假如波形没有侵占眼图模板的张开区，通常意味着它符合颤动、噪音和幅度指针。
另外，为确保采纳随机性较高的PRBS序列，并将在上撷取的波形采样数量减到最少，以便它们不会被错误地表征较差的PRBS性能，需要一个十分谨慎的计划。
fpga serdes原理
fpga serdes原理FPGA SERDES is a critical component in modern electronic systems that enables high-speed communication between different parts of the system. FPGA SERDES stands for Field Programmable Gate Array Serializer/Deserializer, and it provides a mechanism for transmitting data at high speeds using serial communication.FPGA SERDES works by taking parallel data and converting it into a serial stream for transmission over a high-speed interface. This serial data is then received and converted back into parallel data at the receiving end. This enables the data to be transmitted over longer distances and at higher speeds than would be possible with traditional parallel interfaces.FPGA SERDES technology is essential for a wide range of applications, including telecommunications, data center networking, high-speed computing, and many others. With the increasing demand for higher data transfer rates, the role of FPGA SERDES in modern electronic systems continues to be crucial.FPGA SERDES operates at extremely high frequencies and must be carefully designed to minimize signal degradation and ensure reliable communication. This involves complex signal processing techniques, equalization, clock recovery, and other methods to maintain signal integrity and minimize errors.FPGA SERDES technology is constantly evolving to meet the demands of higher data speeds and greater bandwidth requirements. This requires ongoing research and development to improve signal processing algorithms, reduce power consumption, and enhance overall performance.FPGA SERDES represents a significant advancement in electronic system design, enabling high-speed communication over long distances with minimal signal degradation. It plays a crucial role in enabling the next generation of high-performance electronic systems and is a fundamental building block for a wide range of applications.。
【CN109885434A】一种FPGA高速SerDes接口的集成测试系统及方法【专利】
4 .根据权利要求2所述的FPGA高速SerDes接口的集成测试系统 ，其特征在于 ：所述 SerDes接口测试PCB采用十六层基材PCB。
5 .根据权利要求2所述的FPGA高速SerDes接口的集成测试系统 ，其特征在于 ：所述 SerDes通道接口和参考时钟接口均采用板载SMA连接器，板载SMA连接器分别与待测FPGA芯 片引出的TX、RX差分线对连接。
技术领域 [0001] 本发明涉及FPGA测试治具技术领域，尤其涉及一种FPGA高速SerDes接口的集成测 试系统及方法。
背景技术 [0002] SerDes 是串行器（serializer）/解串器（deserializer）的简称，SerDes 技术是 将低速并行数据信号转换成高速串行数据信号，以及将高速串行数据信号转换为低速并行 信号从而实现数据的高速传输。 [0003] 目前，因其有着高传输速率和低成本的特点，SerDes 技术已经成为一种常用的重 要串行通信方式 ，其中，SerDes技术已经被广泛的应用在I/O通信领域，SRIO、RapidIO和 PCI-Express等高速接口的物理层也都使用了SerDes接口。而随着SerDes技术的快速发展， 基于SerDes技术的高速串口正在逐渐成为一种芯片业通用的标准I/O接口 ，目前，在众多 中、高档FPGA芯片中，通常都集成了高速SerDes通道，用于支持各种高速串口通信。 [0004] 为保证FPGA芯片的功能性，FPGA芯片流片回来后需对其进行性能和功能的全覆盖 测试。芯片的测试往往有多种方案，例如搭建电路板连接示波器测试，使用专业的自动测试 仪ATE 进行测试，或者利用FPGA 与芯片连接测试等等。目前，业内对FPGA片内常规资源 （CLB、BRAM、DSP、IO等）的功能测试通常采用常规的ATE测试方法进行，但是，该种测试方法 的 测试机台费 用昂贵 ，成本较高 ，通常适 用于批量化、规模化测试 ，用时 ，由 于ATE测试设备 主要用于进行功能测试，其性能参数不能够满足覆盖SerDes接口参数的全频率段的测试需 求。在芯片试 制摸底阶 段 ，ATE测试并不能 够满足高速SerDes模块快速摸底测试的需求 ，若 此阶段采用分离专项测试仪器进行摸底测试，可以对SerDes接口进行全频段的测试，但是， 采用分离仪器测试却存在测试时间过长、测试成本过高等一系列问题。 [0005] 随着FPGA芯片的集成度越来越高，通信速率越来越高，高速SerDes接口测试所需 要的 测试设备性能要求也越来越高 ，测试时长也越来越长 ，因此 ，如何能够通过一套通 用的 测试仪器快速实现对FPGA芯片的高速SerDes接口的性能测试，成为目前FPGA芯片测试中亟 待解决的问题。
一步步教你如何进行XilinxSerDes调试电子创新网赛灵思中文社区
一步步教你如何进行XilinxSerDes调试电子创新网赛灵思中文社区赛灵思中国SystemIO专家FAE 杨宁FPGA SERDES的应用需要考虑到板级硬件，SERDES参数和使用，应用协议等方面。
由于这种复杂性，SERDES的调试工作对很多工程师来说是一个挑战。
本文将描述SERDES的一般调试方法，便于工程师准确快速定位和解决问题。
1. 硬件检测硬件检测可以分为原理图/PCB检查和板上硬件检查。
这一部分的工作相对简单，但是很多时候问题是由这些看起来很不起眼的地方导致的。
a) 原理图/PCB检查根据SERDES应用手册要求检查原理图和PCB设计。
例如对于Xilinx 7系列GTX/GTH SERDES，可以参考UG476的Board Design Guidelines检查原理图和PCB设计。
b) 板上硬件检查使用示波器/万用表等仪器设备实际测量板上硬件，确认提供给SERDES的工作环境正常。
i. 检查电源的电压/精度/纹波/上电顺序是否符合数据手册的要求。
例如对于Xilinx 7系列GTX SERDES，需要对照DS182检查。
ii. 检查SERDES参考时钟频率/摆幅是否符合数据手册的要求，以及参考时钟的管脚位置是否正确。
iii. 物理通道的检查，例如确认AC耦合电容的容值是否正确，光模块是否兼容，焊接是否正常。
2. 使用IBERTIBERT是一个强有力的调试工具，可以用于调整参数设置和确认系统余量，也可以用于故障现象判断。
IBERT在CORE generator里产生工程和BIT文件。
将BIT文件下载到FPGA后，使用ChipScope Analyzer连接到FPGA上，就会出现IBERT的GUI调试界面。
a) 检查PLL是否LOCK，如果没有，需要检查时钟和电源。
比如时钟频率是否正确，SERDES是否选择了正确的时钟源。
b) 将SERDES的TX和RX设为相同的数据pattern，例如PRBS-31。
基于FPGA芯片的SERDES接口电路设计
基于FPGA芯片的SERDES接口电路设计串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。
随着系统带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES (串化器/ 解串器)所取代。
起初，SERDES 是独立的ASSP 或ASIC 器件。
在过去几年中已经看到有内置SERDES 的FPGA 器件系列，但多见于高端FPGA芯片中，而且价格昂贵。
本方案是以CME最新的低功耗系列FPGA的HR03为平台，实现8/10b的SerDes接口，包括SERDES 收发单元，通过完全数字化的方法实现SERDES的CDR(Clock Data Recovery，时钟数据恢复)，完成100~200Mhz的板间SERDES单通道通信，该SERDES接口方案具有成本低、灵活性高、研发周期短等特点。
1 硬件接口：硬件的接口如上图所示，主要包括发送与接收模块。
发送模块包括8b/10b编码器，并串转换器，锁相环(PLL)频率合成器和发送器，接收模块包括8b/10b解码器，Comma 检测器，串并转换器，时钟数据恢复器(CDR)和接收器。
8b/10b编码器用于将从上层协议芯片发送过来的字节信号映射成直流平衡的10 位8b/10b 编码，并串转换用于将10 位编码结果串行化，并串转换所需的高速、低抖动时钟由锁相环提供，发送器用于将CMOS电平的高速串行码流转换成抗噪声能力较强的差分信号，经背板连接或光纤信道发送到接收机。
在接收端，接收器将接收到的低摆幅差分信号还原为CMOS 电平的串行信号，CDR 从串行信号中抽取时钟信息，完成对串行数据的最佳采样，串并转换利用CDR 恢复的时钟，将串行信号转换成10 位的并行数据，Comma 检测器检测特殊的Comma 字符，调整字边界，字边界正确的并行数据经过8b/10b 解码，还原为字节信号，传送到上层协议芯片，完成整个信息传输过程。
实际的设计中，CDR部分是由纯逻辑电路完成的，为设计的核心的部分，下面将介绍数字CDR在HR03的实现方案。
理解SerDes
在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。
随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。
l 时钟到达两个芯片的传播延时不相等(clock skew)l 并行数据各个bit的传播延时不相等(data skew)l 时钟的传播延时和数据的传播延时不一致(skew between data and clock)虽然可以通过在目的芯片(chip #2)内用PLL补偿时钟延时差(clock skew)，但是PVT变化时，时钟延时的变化量和数据延时的变化量是不一样的。
这又进一步恶化了数据窗口。
源同步接口方式中，发送侧Tx把时钟伴随数据一起发送出去, 限制了clock skew对有效数据窗口的危害。
通常在发送侧芯片内部，源同步接口把时钟信号和数据信号作一样的处理，也就是让它和数据信号经过相同的路径，保持相同的延时。
这样PVT变化时，时钟和数据会朝着同一个方向增大或者减小相同的量,对skew最有利。
我们来做一些合理的典型假设，假设一个32bit数据的并行总线，a)发送端的数据skew = 50 ps ---很高的要求b)pcb走线引入的skew = 50ps ---很高的要求c)时钟的周期抖动jitter = +/-50 ps ---很高的要求d)接收端触发器采样窗口 = 250 ps ---Xilinx V7高端器件的IO触发器可以大致估计出并行接口的最高时钟 = 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。
利用源同步接口，数据的有效窗口可以提高很多。
通常频率都在1GHz以下。
在实际应用中可以见到如SPI4.2接口的时钟可以高达DDR 700MHz x 16bits位宽。
DDR Memory接口也算一种源同步接口，如DDR3在FPGA中可以做到大约800MHz的时钟。
SERDESFPGA设计手册
编号：版本：V0.2页数：共页密级：SERDES FPGA设计手册更改记录注：作者兜福：zouxingyu705sina.，多多交流，共同进步。
目录SERDES FPGA设计手册1目录31目的62X围63术语64SERDES基础知识65SERDES应用指南65.1ISERDES75.1.1ISERDES基元75.1.2ISERDES基元的时钟解决方案105.2OSERDES115.2.1OSERDES组成功能模块125.2.2OSERDES基元135.2.3OSERDES基元的时钟解决方案156SERDES应用指南156.1ISERDES设计156.1.1单个ISERDES单元设计(SDR)156.1.1.1ISERDES配置参数156.1.1.2设计思想186.1.1.3仿真结果196.1.1.4ISERDES数据时序206.1.1.4.1ISERDES输入数据时序206.1.1.4.1ISERDES输出数据时序216.1.2单个ISERDES单元设计(DDR)226.1.2.1ISERDES配置参数226.1.2.2设计思想226.1.2.3仿真结果226.1.3ISERDES宽度扩展226.1.3.1设计实例236.1.3.2仿真结果266.2OSERDES设计266.2.1单个OSERDES单元设计(SDR)266.2.1.1OSERDES配置参数266.2.1.2设计思想286.2.1.3仿真结果296.2.1.1OSERDES基元SDR模式时序296.2.2单个OSERDES单元设计(DDR)296.2.2.1OSERDES配置参数306.2.2.2设计思想306.2.2.3仿真结果306.2.2.1OSERDES基元SDR模式时序316.2.3OSERDES宽度扩展316.2.3.1设计实例316.2.3.1仿真结果331目的为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。
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目录SERDES FPGA设计手册 (1)目录 (2)1目的 (5)2范围 (5)3术语 (5)4SERDES基础知识 (5)5SERDES应用指南 (5)5.1ISERDES (5)5.1.1ISERDES基元 (5)5.1.2ISERDES基元的时钟解决方案 (9)5.2OSERDES (10)5.2.1OSERDES组成功能模块 (10)5.2.2OSERDES基元 (12)5.2.3OSERDES基元的时钟解决方案 (13)6SERDES应用指南 (14)6.1ISERDES设计 (14)6.1.1单个ISERDES单元设计(SDR) (14)6.1.1.1ISERDES配置参数 (14)6.1.1.2设计思想 (17)6.1.1.3仿真结果 (17)6.1.1.4ISERDES数据时序 (18)6.1.1.4.1ISERDES输入数据时序 (18)6.1.1.4.1ISERDES输出数据时序 (19)6.1.2单个ISERDES单元设计(DDR) (20)6.1.2.1ISERDES配置参数 (20)6.1.2.2设计思想 (20)6.1.2.3仿真结果 (20)6.1.3ISERDES宽度扩展 (20)6.1.3.1设计实例 (21)6.1.3.2仿真结果 (24)6.2OSERDES设计 (24)6.2.1单个OSERDES单元设计(SDR) (24)6.2.1.1OSERDES配置参数 (24)6.2.1.2设计思想 (26)6.2.1.3仿真结果 (27)6.2.1.1OSERDES基元SDR模式时序 (27)6.2.2单个OSERDES单元设计(DDR) (27)6.2.2.1OSERDES配置参数 (28)6.2.2.2设计思想 (28)6.2.2.3仿真结果 (28)6.2.2.1OSERDES基元SDR模式时序 (29)6.2.3OSERDES宽度扩展 (29)6.2.3.1设计实例 (29)6.2.3.1仿真结果 (31)1目的为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。
2范围本文档所介绍的SERDES原语内容，适用于Xilinx V5系列器件。
3术语ISERDES：串并转换器。
OSERDES：并串转换器。
4SERDES基础知识待补充。
5SERDES应用指南5.1ISERDES5.1.1I SERDES基元图 1 ISERDES基元图 2 ISERDES内部组成单元结构框图图 3 当使用Memory模型是ISERDES内部的连接情况表 1 ISERDES端口列表Port Name Type Width DescriptionQ1-Q6 Output 1(each) 寄存器输出SHIFTOUT1 Output 1 进位输出，用于数据宽度的扩展。
连接到从IOB的SHIFIN1。
SHIFTOUT2 Output 1 进位输出，用于数据宽度的扩展。
连接到从IOB的SHIFIN2。
BITSLIP Input 1 启动bitslip操作CE1Input 1(each) 时钟使能输入CE2CLK Input 1 高速时钟输入，对串行输入数据流进行时钟控制。
CLKB Input 1 高速时钟第二输入，对串行输入的数据流进行时钟控制。
总是连接~CLK。
CLKDIV Input 1 时钟CLK的分频时钟，取决于解串的数据宽度。
控制着延迟单元、解串数据、Bitslip子模块和CE单元进行时钟控制。
D Input 1 来自IOB的串行输入数据。
OCLK Input 1 用于存储器应用的高速时钟输入，该信号只有在INTERFACE_TYPE属性配置为("MEMORY")时，才可用；配置为”NETWORKING”时，直接赋0值即可。
SHIFTIN1 Input 1 用于数据扩展的进位输入，连接到主IOB的SHIFTOUT1。
SHIFTIN2 Input 1 用于数据扩展的进位输入，连接到主IOB的SHIFTOUT2。
RST Input 1 异步复位输入，高有效。
表 2 ISERDES属性列表Atrribute Name Eescription V alue Default ValueBITSLIP_ENABL E 允许用户使用或者忽略bitslip子模块。
该属性在INTERFACE_TYPE属性配置为MEMORY时必须配置为FALSE，在配置为NETWORKING时必须配置为TURE。
字符串：TURE或FALSEFALSEDATA_RATE 允许将输入的数据流作为”DDR”或者”SDR”来进行处理。
字符串：DDR或SDRDDRDATA_WIDTH 定义串并转换的宽度，合法的值取决于DATA_RATE的配置（SDR或者DDR）。
如果DATA_RATE = DDR，则此值限制为4、6、8 或10。
如果DATA_RATE = SDR，则此值限制为2、3、4、5、6、7 或8。
4INTERFACE_TYP E 选择ISERDES的使用说明字符串：MEMORY或NETWORKINGMEMORYNUM_CE 定义时钟使能数整数：1或2 2SERDES_MODE 当使用宽度扩展时定义SERDES是主模块，还是从模块。
字符串：MASTER或SLAVE。
MASTER表 3 推荐的数据宽度配置5.1.2I SERDES基元的时钟解决方案CLK和CLKDIV的相位关系，在串并转换的过程中是非常重要的。
CLK和CLKDIV的相位关系应该是理想对齐的。
FPGA中存在这样的时钟模块单元来设计满足CLK和CLKDIV的相位关系。
在networking模式下，解决时钟相位关系的唯一办法是：•CLK driven by BUFIO, CLKDIV driven by BUFR•CLK driven by DCM, CLKDIV driven by the CLKDV output of the same DCM•CLK driven by PLL, CLKDIV driven by CLKOUT[0:5] of same PLL在Memory Interface模式下，解决时钟相位关系的唯一办法是：•CLK driven by BUFIO or BUFG•OCLK driven by DCM and CLKDIV driven by CLKDV output of same DCM •OCLK driven by PLL and CLKDIV driven by CLKOUT[0:5] of same PLL图 4 控制CLK和CLKDIV相位对齐的时钟解决方案//补充文档内容从以下区域进行添加5.2OSERDESOSERDES：输出并串转换器逻辑资源，具有专门用来帮助实现源同步接口的待定时钟控制和逻辑资源。
每个OSERDES模块包含一个用户数据和三态控制的专用串行器。
数据和专用串行器都可以配置成SDR和DDR模式。
数据串行化可大6：1，如果使用“OSERDES宽度扩展，则是10：1”。
三态串行化可达4：1。
5.2.1O SERDES组成功能模块图OSERDES功能框图在OSERDES并串转换过程中，并行数据串行化是从数据引入引脚的最低位到最高位的顺序进行的（即D1输入引脚上的数据传输到OQ引脚的首位）。
OSERDES使用CLK和CLKDIV两个时钟进行数据速率转换。
CLK是高速串行时钟；CLKDIV是分频并行时钟。
假定CLK和CLKDIV相位对齐，表**所示为各种模式下CLK与CLKDIV之间的关系。
表** 并串转换器的clk/clkdiv关系SDR模式下的输入数据宽度输出DDR模式下的输入数据宽度输出CLK CLKDIV2 4 2X X3 6 3X X4 8 4X X5 10 5X X6 —6X X7 —7X X8 —8X XOSERDES延迟Oserdes模块的输入到输出延迟取决于DATA_RATE和DA TA_WIDTH属性。
延迟的定义是，并行数据样本输入OSERDES所需的慢时钟(CLKDIV)周期数，后加OSERDES在并行数据采样之后将第一个串行数据送入OQ输出所需的快时钟(CLK)周期数。
表××概述了各种OSERDES延迟值。
5.2.2O SERDES基元图oserdes基元端口名称类型宽度描述OQ 输出output 1 数据通路输出，并转串后的串行输出。
SHIFTOUT1 输出 1 数据宽度扩展的进位输出，连接到主OSERDES的SHIFTIN1。
SHIFTOUT2 输出 1 数据宽度扩展的进位输出，连接到主OSERDES的SHIFTIN2。
TQ 输出 1 三态控制输出CLK 输入 1 高速时钟输入，驱动并串转换器的串行侧。
CLKDIV 输入 1 分频时钟输入。
对延迟单元，解串数据，Bitslip自模块和CE单元进行时钟控制。
为CLK端口所连接时钟的分频版本，分频大小根据数据转换宽度而定。
CLKDIV驱动驱动并串转换器的并行侧。
D1-D6 输入1/port 并行数据输入。
D1将最先出现在串行输出口OQ上。
所有并行数据全通过D1-D6进入OSERDES模块。
OCE 输入 1 输出数据时钟使能，高有效。
该信号可以作为输入OSERDES基元内的并行数据的同步有效标志，并可以同时输出到接收转换后的串行数据的一方，作为一个有效数据的起始位置的判断标志。
REV 输入 1 反转SR引脚。
OSERDES模块中没有此端口。
SHIFTIN1 输入 1 数据宽度扩展的进位输入，连接到从OSERDES的SHIFTOUT1。
SHIFTIN2 输入 1 数据宽度扩展的进位输入，连接到从OSERDES的SHIFTOUT2。
SR 输入 1 设置/复位。
在OSERDES模块中，此引脚只作为异步复位。
T1-T4 输入1/port 并行三态输入。
所有并行三态信号，都通过端口T1到T4进入OSERDES模块。
此端口连接到FPGA内部资源，可以配置成一位或者四位。
TCE 输入 1 三态控制通路时钟使能，高有效。
5.2.3O SERDES基元的时钟解决方案6SERDES应用指南6.1ISERDES设计6.1.1单个ISERDES单元设计(SDR)6.1.1.1ISERDES配置参数Iserdes仿真设计的练习中将iserdes的参数配置为图XX中的参数，具体参数释义如表XX所示。