EDA技术实用教程Verilog HDL第五版潘松课后习题答案
EDA技术与Verilog_HDL(潘松)第四章课后习题答案
图4-27
1位全减器
习
题
x为被减数， y为减数， sub_in为 低位的借 位， diff r为差，su b_out为向 高位的借 位。
x 0 0 0 y 0 0 1 sub_in diffr sub_out 0 1 0 0 1 1 0 1 1
//一个二进制半减器设计进行了阐述
module h_suber(x,y,diff,s_out); input x,y; output diff, s_out; assign diff=x^y; assign s_out=(~x)&y; endmodule
reg [2:0]A ;
wire[7:0]Y ; reg G1 ,G2 ,G3;
decoder3_8 DUT ( G1 ,Y ,G2 ,A ,G3 );
initialቤተ መጻሕፍቲ ባይዱbegin $monitor($time,"A=%d,G1=%b,G2=%b, G3=%b,Y= %d\n",A, G1, G2, G3, Y); end
习
题
4-3 阻塞赋值和非阻塞赋值有何区别？ 答：Verilog中，用普通等号“=”作为阻塞式赋值语句的赋值符号，如y=b。 Verilog中，用普通等号“<=”作为非阻塞式赋值语句的赋值符号，如y<=b。 阻塞式赋值的特点是，一旦执行完当前的赋值语句，赋值目标变量y即刻 获得来自等号右侧表达式的计算值。如果在一个块语句中含有多条阻塞式赋值 语句，则当执行到其中某条赋值语句时，其他语句将禁止执行，即如同被阻塞 了一样。 非阻塞式赋值的特点是必须在块语句执行结束时才整体完成赋值操作。非 阻塞的含义可以理解为在执行当前语句时，对于块中的其他语句的执行情况一 律不加限制，不加阻塞。这也可以理解为，在begin_end块中的所有赋值语句都 可以并行运行。
EDA技术实用教程课(潘松)后答案解答
《EDA技术实用教程》部分习题解答习题四习题4-5 列表详细说明MAX+plusII 中prim.mf 和mega_lpm 库中的内容和用法。
答：prim：基本的元件mf：主要是74 系列芯片的逻辑元件mega_lpm：参数可定制的复杂逻辑元件⊕习题4-7 用74139 组成一个5-24 线译码器。
解：共使用 3 片74139 作6 个2-4 译码图习题4-8 用74283 加法器和逻辑门设计实现一位8421BCD 码加法器电路，输入输出均是BCD 码，CI 为低位的进位信号，CO 为高位的进位信号，输入为两个 1 位十进制数A，输出用S 表示。
解：如果二进制的和大于9，需要再加上 6 来补成BCD 码2第 1 章概述图习题4-9 设计一个7 人表决电路，参加表决者7 人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。
解：方法有多种，仅举一例。
有多个 1 位全加器构成。
图其中 1 位全加器的原理图如下：图 1 位全加器第 1 章 概述3习题 4-10 使用 prim 和 mf 库中的元件设计一个周期性产生二进制序列 010******** 的序列发生器，用移 位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。
解：给出一种解法习题 4-11 用 D 触发器设计 3 位二进制加法计数器。
解：注意 D 触发器级联时应取非端，否则只能作分频器下图是异步计数器方式，同步计数器方式请读者自行考虑习题 4-12 用 D 触发器构成按循环码(000->001->011->111->101->100->000)规律工作的六进制同步计数器。
解：用同步计数器来实现。
（事实上要求设计的是一个袼雷码计数器） 考虑不同状态时，对应的 DFF 输入端的值：4 D 0 =Q 第 1 章 概述Q 2 + Q 2 1 Q D 1 = Q 2 0 = D 2 Q Q2Q 0 + Q 2 14-13 应用 4 位全加器和 74374 构成 4 位二进制加法计数器。
EDA技术与Verilog_HDL(潘松)第四章课后习题答案
习
题
4-3 阻塞赋值和非阻塞赋值有何区别？ 答：Verilog中，用普通等号“=”作为阻塞式赋值语句的赋值符号，如y=b。 Verilog中，用普通等号“<=”作为非阻塞式赋值语句的赋值符号，如y<=b。 阻塞式赋值的特点是，一旦执行完当前的赋值语句，赋值目标变量y即刻 获得来自等号右侧表达式的计算值。如果在一个块语句中含有多条阻塞式赋值 语句，则当执行到其中某条赋值语句时，其他语句将禁止执行，即如同被阻塞 了一样。 非阻塞式赋值的特点是必须在块语句执行结束时才整体完成赋值操作。非 阻塞的含义可以理解为在执行当前语句时，对于块中的其他语句的执行情况一 律不加限制，不加阻塞。这也可以理解为，在begin_end块中的所有赋值语句都 可以并行运行。
4-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合结果？ 答：● 当CLK发生了电平变化，但是从1变到0。这时无论D是否变化，都将启动
过程去执行if语句；但此时CLK=0，无法执行if语句，从而无法执行赋值语句 Q<=D，于是Q只能保持原值不变(这就意味着需要在设计模块中引入存储元件)。 ● 当CLK没有发生任何变化，且CLK一直为0，而敏感信号D发生了变化。这 时也能启动过程，但由于CLK=0，无法执行if语句，从而也就无法执行赋值语句 Q<=D，导致Q只能保持原值(这也意味着需要在设计模块中引入存储元件)。 在以上两种情况中，由于if语句不满足条件，于是将跳过赋值表达式Q<=D， 不执行此赋值表达式而结束if语句和过程．对于这种语言现象，Velilog综合器解 释为，对于不满足条件，跳过赋值语句Q<=D不予执行，即意味着保持Q的原值 不变(保持前一次满足if条件时Q被更新的值)。对于数字电路来说，当输入改变后 试图保持一个值不变，就意味着使用具有存储功能的元件，就是必须引进时序元 件来保存Q中的原值，直到满足if语句的判断条件后才能更新Q中的值，于是便产 生了时序元件。 module LATCH1 (CLK, D, Q); output Q; input CLK, D; reg Q; always @(D or CLK) if(CLK)Q<=D; //当CLK=1时D被锁入Q endmodule
EDA技术实用教程答案—潘松
EDA技术实用教程第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系?答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA和CPLD的应用是EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点?答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的‚翻译‛，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。
EDA技术使用教程课后答案———潘松版
第二章2-1 叙述EDA的FPGA/CPLD设计流程。
P13~16答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。
2-2 IP是什么?IP与EDA技术的关系是什么? P24~26IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。
IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。
固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。
硬IP提供设计的最终阶段产品：掩模。
2-3 叙述ASIC的设计方法。
P18~19答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。
全定制方法是一种基于晶体管级的，手工设计版图的制造方法。
半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。
半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。
2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。
2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。
P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。
）；HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。
EDA技术与Verilog_HDL(潘松)第四章课后习题答案
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0110 Nhomakorabea0
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module f_suber(x,y,sub_in,diffr,sub_out); //一个二进制全减器顶层设计进行了阐述 output diffr,sub_out; input x,y,sub_in; wire e,d,f; h_suber u1(x,y,e,d); // h_suber u2(.x(e),.diff(diffr),.y(sub_in),.s_out(f));// or2a u3(.a(d),.b(f),.c(sub_out)); endmodule
reg [2:0]A ;
wire[7:0]Y ; reg G1 ,G2 ,G3;
decoder3_8 DUT ( G1 ,Y ,G2 ,A ,G3 );
initial begin $monitor($time,"A=%d,G1=%b,G2=%b, G3=%b,Y= %d\n",A, G1, G2, G3, Y); end
习
module MUXK (a1, a2, a3, s0, s1, outy); input a1, a2, a3, s0, s1; output outy; wire outy; wire tmp;
题
4-6 图4-26所示的是双2选1多路选择器构成的电路MUXK。对于其中MUX21A，当s=0 和s=1时，分别有y=a和y=b。试在一个模块结构中用两个过程来表达此电路。 答：参考实验1
EDA技术与Verilog HDL(潘松)第四章课后习题答案
endmodule
习题
4-8 给出一个4选1多路选择器的Verilog描述。此器件与图4-1类似，但选通控制端有4 个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B；S2=0时：Y=C； S3=0时：Y=D。
4-9 把例4-21改成一异步清0，同步时钟使能和异步数据加载型8位二进制加 法计数器。
endmodule
习题
4-7 给出1位全减器的VHDL描述。要求： （1）首先设计1位半减器，然后用例化语句将它们连接起来，图4-28中h_suber 是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 （2）根据图4-27设计1位全减器。 （3）以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来 完成此项设计。
//测试文件，??部分请根据被测试的文件修改 module stimulus;
reg [2:0]A ; wire[7:0]Y ; reg G1 ,G2 ,G3; decoder3_8 DUT ( G1 ,Y ,G2 ,A ,G3 ); initial begin $monitor($time,"A=%d,G1=%b,G2=%b,
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x为被减数， x y sub_in diffr sub_out
y为减数， 0 0
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sub_in为
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低位的借
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位， diff r为差，su
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b_out为向 1 0
EDA潘松课后全部答案
第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。
EDA技术使用教程课后答案———潘松版
第二章2-1 叙述EDA的FPGA/CPLD设计流程。
P13~16答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。
2-2 IP是什么?IP与EDA技术的关系是什么? P24~26IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。
IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。
固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。
硬IP提供设计的最终阶段产品：掩模。
2-3 叙述ASIC的设计方法。
P18~19答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。
全定制方法是一种基于晶体管级的，手工设计版图的制造方法。
半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。
半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。
2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。
2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。
P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。
）；HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。
EDA技术实用教程课后习题答案
E D A技术实用教程课后习题答案(总6页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--第一章1-1 EDA 技术与 ASIC 设计和 FPGA 开发有什么关系?答：利用 EDA 技术进行电子系统设计的最后目标是完成专用集成电路ASIC 的设计和实现；FPGA 和 CPLD 是实现这一途径的主流器件。
FPGA 和 CPLD 通常也被称为可编程专用 IC，或可编程 ASIC。
FPGA 和 CPLD 的应用是 EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和 ASIC 设计，以及对自动设计与自动实现最典型的诠释。
1-2 与软件描述语言相比，VHDL 有什么特点 P6答：编译器将软件程序翻译成基于某种特定 CPU 的机器代码，这种代码仅限于这种 CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变 CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将 VHDL程序转化的目标是底层的电路结构网表文件，这种满足 VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将 VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3 什么是综合有哪些类型综合在电子设计自动化中的地位是什么什么是综合答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型答：(1)从自然语言转换到 VHDL 语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从 RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
eda技术实用教程verilog答案
eda技术实用教程verilog答案【篇一：eda技术实用教程课后答案---潘松,黄继业】端有四个输入：s0、s1、s2、s3。
当且仅当s0=0时:y=a；s1=0时:y=b；s2=0时:y=c；s3=0时:y=d。
--解：4选1多路选择器vhdl程序设计。
library ieee;use ieee.std_logic_1164.all; entity mux41a isport( a,b,c,d : in std_logic;s0,s1,s2,s3 : in std_logic; y : outstd_logic); end entity mux41a;architecture one of mux41a issignal s0_3 : std_logic_vector(3 downto 0); begins0_3=s0s1s2s3;y=a when s0_3=0111 else b when s0_3=1011 else c whens0_3=1101 else d when s0_3=1110 else z;end architecture one;3-4 给出1位全减器的vhdl描述；最终实现8位全减器。
要求:1)首先设计1位半减器,然后用例化语句将它们连接起来,图4-20中h_suber是半减器,diff是输出差a xin (diff=x-y),s_out是借位输出(s_out=1,xy),sub_in是借位输入。
diff_out cyinb图3-19 1位全加器--解(1.1)：实现1位半减器h_suber(diff=x-y；s_out=1,xy)library ieee;use ieee.std_logic_1164.all; entity h_suber isport( x,y: in std_logic;diff,s_out: out std_logic); end entityh_suber;architecture hs1 of h_suber is begindiff = x xor (not y);s_out = (not x) and y;end architecture hs1;--解(1.2)：采用例化实现图4-20的1位全减器library ieee; --1位二进制全减器顺层设计描述 useieee.std_logic_1164.all; entity f_suber isport(xin,yin,sub_in: in std_logic;sub_out,diff_out: outstd_logic); end entity f_suber;architecture fs1 of f_suber iscomponent h_suber --调用半减器声明语句port(x, y: instd_logic; diff,s_out: out std_logic); end component;signal a,b,c: std_logic; --定义1个信号作为内部的连接线。
《EDA技术实用教程(第五版)》课后习题答案(第1_10章)
《EDA技术实用教程(第五版)》课后习题及答案1 习题1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~4EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA 技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
FPGA在ASIC设计中有什么用途？答：FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA实现ASIC设计的现场可编程器件。
1-2 与软件描述语言相比，VHDL有什么特点? P4~6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
EDA技术实用教程课(潘松)后答案解答
《EDA技术实用教程》部分习题解答习题四习题4-5 列表详细说明MAX+plusII 中prim.mf 和mega_lpm 库中的内容和用法。
答：prim：基本的元件mf：主要是74 系列芯片的逻辑元件mega_lpm：参数可定制的复杂逻辑元件⊕习题4-7 用74139 组成一个5-24 线译码器。
解：共使用 3 片74139 作6 个2-4 译码图习题4-8 用74283 加法器和逻辑门设计实现一位8421BCD 码加法器电路，输入输出均是BCD 码，CI 为低位的进位信号，CO 为高位的进位信号，输入为两个 1 位十进制数A，输出用S 表示。
解：如果二进制的和大于9，需要再加上 6 来补成BCD 码2第 1 章概述图习题4-9 设计一个7 人表决电路，参加表决者7 人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。
解：方法有多种，仅举一例。
有多个 1 位全加器构成。
图其中 1 位全加器的原理图如下：图 1 位全加器第 1 章 概述3习题 4-10 使用 prim 和 mf 库中的元件设计一个周期性产生二进制序列 010******** 的序列发生器，用移 位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。
解：给出一种解法习题 4-11 用 D 触发器设计 3 位二进制加法计数器。
解：注意 D 触发器级联时应取非端，否则只能作分频器下图是异步计数器方式，同步计数器方式请读者自行考虑习题 4-12 用 D 触发器构成按循环码(000->001->011->111->101->100->000)规律工作的六进制同步计数器。
解：用同步计数器来实现。
（事实上要求设计的是一个袼雷码计数器） 考虑不同状态时，对应的 DFF 输入端的值：4 D 0 =Q 第 1 章 概述Q 2 + Q 2 1 Q D 1 = Q 2 0 = D 2 Q Q2Q 0 + Q 2 14-13 应用 4 位全加器和 74374 构成 4 位二进制加法计数器。
eda技术实用教程verilog答案
eda技术实用教程verilog答案【篇一：eda技术实用教程课后答案---潘松,黄继业】端有四个输入：s0、s1、s2、s3。
当且仅当s0=0时:y=a；s1=0时:y=b；s2=0时:y=c；s3=0时:y=d。
--解：4选1多路选择器vhdl程序设计。
library ieee;use ieee.std_logic_1164.all; entity mux41a isport( a,b,c,d : in std_logic;s0,s1,s2,s3 : in std_logic; y : outstd_logic); end entity mux41a;architecture one of mux41a issignal s0_3 : std_logic_vector(3 downto 0); begins0_3=s0s1s2s3;y=a when s0_3=0111 else b when s0_3=1011 else c whens0_3=1101 else d when s0_3=1110 else z;end architecture one;3-4 给出1位全减器的vhdl描述；最终实现8位全减器。
要求:1)首先设计1位半减器,然后用例化语句将它们连接起来,图4-20中h_suber是半减器,diff是输出差a xin (diff=x-y),s_out是借位输出(s_out=1,xy),sub_in是借位输入。
diff_out cyinb图3-19 1位全加器--解(1.1)：实现1位半减器h_suber(diff=x-y；s_out=1,xy)library ieee;use ieee.std_logic_1164.all; entity h_suber isport( x,y: in std_logic;diff,s_out: out std_logic); end entityh_suber;architecture hs1 of h_suber is begindiff = x xor (not y);s_out = (not x) and y;end architecture hs1;--解(1.2)：采用例化实现图4-20的1位全减器library ieee; --1位二进制全减器顺层设计描述 useieee.std_logic_1164.all; entity f_suber isport(xin,yin,sub_in: in std_logic;sub_out,diff_out: outstd_logic); end entity f_suber;architecture fs1 of f_suber iscomponent h_suber --调用半减器声明语句port(x, y: instd_logic; diff,s_out: out std_logic); end component;signal a,b,c: std_logic; --定义1个信号作为内部的连接线。
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《EDA技术实用教程(第五版)》习题1习题1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~4EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
FPGA在ASIC设计中有什么用途？答：FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA实现ASIC设计的现场可编程器件。
1-2与软件描述语言相比，VHDL有什么特点?P4~6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6什么是综合?答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。
综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。
1-4在EDA技术中，自顶向下的设计方法的重要意义是什么?P8~10答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
1-5IP在EDA技术的应用和发展中的意义是什么?P23~25答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
1-6叙述EDA的FPGA/CPLD设计流程，以及涉及的EDA工具及其在整个流程中的作用。
(P12~14)答：1.设计输入(原理图/HDL文本编辑)(EDA设计输入器将电路系统以一定的表达方式输入计算机)；2.综合(EDA综合器就是将电路的高级语言(如行为描述)转换成低级的，可与FPGA／CPLD的基本结构相映射的网表文件或程序。
)；3.适配(EDA适配器的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、JAM格式的文件。
)；4.时序仿真(ED A时序仿真器就是接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，因而，仿真精度高。
)与功能仿真(ED A功能仿真器直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及任何具体器件的硬件特性。
)；5.编程下载(EDA编程下载把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证(Hardware Debugging)。
)；6.硬件测试(最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。
其中EDA的嵌入式逻辑分析仪是将含有载入了设计的FPGA 的硬件系统进行统一测试，并将测试波形在PC机上显示、观察和分析。
)。
2习题2-1OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。
P34~36OLMC有何功能?答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。
说明GAL是怎样实现可编程组合电路与时序电路的?答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。
2-2什么是基于乘积项的可编程逻辑结构?P33~34，40什么是基于查找表的可编程逻辑结构?P40~42什么是基于乘积项的可编程逻辑结构?答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。
什么是基于查找表的可编程逻辑结构?答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。
2-3FPGA系列器件中的LAB有何作用?P42~44答：FPGA（Cyclone/Cyclone II）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑单元）构成的；FPGA可编程资源主要来自逻辑阵列块LAB。
2-4与传统的测试技术相比，边界扫描技术有何优点?P47~50答：使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能数据。
克服传统的外探针测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难题。
2-5解释编程与配置这两个概念。
P51~56答：编程：基于电可擦除存储单元的EEPROM或Flash技术。
CPLD一股使用此技术进行编程。
CPLD被编程后改变了电可擦除存储单元中的信息，掉电后可保存。
电可擦除编程工艺的优点是编程后信息不会因掉电而丢失，但编程次数有限，编程的速度不快。
配置：基于SRAM查找表的编程单元。
编程信息是保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，还需要重新载入编程信息。
大部分FPGA采用该种编程工艺。
该类器件的编程一般称为配置。
对于SRAM型FPGA来说，配置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。
2-6请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件?MAX II系列又属于什么类型的PLD器件?为什么?P47~51答：APEX(Advanced Logic Element Matrix)系列属于FPGA 类型PLD 器件；编程信息存于SRAM 中。
MAX II 系列属于CPLD 类型的PLD 器件；编程信息存于EEPROM 中。
3习题3-1说明端口模式INOUT 和BUFFER 有何异同点。
P60INOUT :具有三态控制的双向传送端口BUFFER:具有输出反馈的单向东湖出口。
3-2画出与以下实体描述对应的原理图符号元件:ENTITY buf3s IS --实体1:三态缓冲器PORT(input:IN STD_LOGIC;--输入端enable:IN STD_LOGIC;--使能端output:OUT STD_LOGIC);--输出端END buf3s ;ENTITY mux21IS --实体2:2选1多路选择器PORT(in0,in1,sel:IN STD_LOGIC;output:OUT STD_LOGIC);3-3试分别用IF_THEN 语句和CASE 语句的表达方式写出此电路的VHDL 程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’,s0=’0’；s1=’0’,s0=’1’；s1=’1’,s0=’0’和s1=’1’,s0=’1’时,分别执行y<=a 、y<=b 、y<=c 、y<=d 。
--解1：用IF_THEN 语句实现4选1多路选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41ISPORT (a,b,c,d:IN STD_LOGIC;s0:IN STD_LOGIC;s1:IN STD_LOGIC;y:OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE if_mux41OF mux41ISSIGNAL s0s1:STD_LOGIC_VECTOR(1DOWNTO 0);--定义标准逻辑位矢量数据BEGINs0s1<=s1&s0;--s1相并s0,即s1与s0并置操作PROCESS(s0s1,a,b,c,d)BEGINIF s0s1="00"THEN y <=a;ELSIF s0s1="01"THEN y <=b;ELSIF s0s1="10"THEN y <=c;ELSE y <=d;END IF;END PROCESS;END ARCHITECTURE if_mux41;mux21in0output in1sel buf3s input outputenable--解2：用CASE 语句实现4选1多路选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41ISPORT (a,b,c,d:IN STD_LOGIC;s0:IN STD_LOGIC;s1:IN STD_LOGIC;y:OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE case_mux41OF mux41ISSIGNAL s0s1:STD_LOGIC_VECTOR(1DOWNTO 0);--定义标准逻辑位矢量数据类型BEGINs0s1<=s1&s0;--s1相并s0,即s1与s0并置操作PROCESS(s0s1,a,b,c,d)BEGINCASE s0s1IS --类似于真值表的case 语句WHEN "00"=>y <=a;WHEN "01"=>y <=b;WHEN "10"=>y <=c;WHEN "11"=>y <=d;WHEN OTHERS =>NULL ;END CASE;END PROCESS;END ARCHITECTURE case_mux41;3-4给出1位全减器的VHDL 描述；最终实现8位全减器。