数电第三章

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数电~ 第三章总结

第三章组合逻辑电路一、组合逻辑电路的特点组合逻辑电路在逻辑功能上的特点是电路任意时刻的输出状态，只取决于该时刻的输入状态，而与该时刻之前的电路输入状态和输出状态无关。

组合逻辑电路在结构上的特点是不含有具有存储功能的电路。

可以由逻辑门或者由集成组合逻辑单元电路组成，从输出到各级门的输入无任何反馈线。

二、组合逻辑电路的分析组合逻辑电路的分析就是根据给定的逻辑电路，通过分析找出电路的逻辑功能，或是检验所设计的电路是否能实现预定的逻辑功能，并对功能进行描述。

其一般步骤为：（1）根据逻辑图写出输出逻辑函数表达式由输入端逐级向后推（或从输出向前推到输入），写出每个门的输出逻辑函数表达式，最后写出组合电路的输出与输入之间的逻辑表达式。

有时需要对函数式进行适当的变换，以使逻辑关系简单明了。

（2）列出真值表列出输入逻辑变量全部取值组合，求出对应的输出取值，列出真值表。

（3）说明电路的逻辑功能根据逻辑表达式或真值表确定电路的逻辑功能，并对功能进行描述。

三、组合逻辑电路的设计根据给定的逻辑功能要求，设计出能实现这一功能要求的最简组合逻辑电路，就是设计组合逻辑电路的任务。

在设计组合逻辑电路时，电路的最简是我们追求的目标之一。

电路的“最简”含意是指所用器件数最少、器件的品种最少、器件间的连线也最少。

组合逻辑电路设计的一般步骤如下：(1)进行逻辑规定根据设计要求设计逻辑电路时，首先应分析事件的因果关系，确定输入与输出逻辑变量，并规定变量何时取1何时取0，即所谓逻辑状态赋值。

(2)列真值表并写出逻辑函数式根据输入、输出之间的因果关系，列出真值表。

至此，便将一个具有因果关系的事件表示为逻辑函数，并且是以真值表的形式给出。

真值表中输出为1时所对应的各最小项之和就是输出逻辑函数式。

(3) 对输出逻辑函数式化简可用代数法或卡诺图法对逻辑函数式化简。

输出逻辑函数式一般为与或表达式，如要求用指定的门电路实现，则须将逻辑表达式变换为相应的形式。

数字电子技术基础第三章

二、交流噪声容限
反相器对窄脉冲的噪声容限—交流噪声容限远高于直流噪声容限。
交流噪声容限受电源电压和负载电容的影响。
图3.3.23 CMOS反相器的交流噪声容限
三、动态功耗
动态功耗：当CMOS 反相器从一种稳定工作状态突然转变到另一种稳定的过程中，将产生附加的功耗。
PD=PC+PT PD为总动态功耗 PC为对负载电容充放
图3.3.xx CMOS三态门电路结构之三可连接成总线结构。还能实现数据的双向传输。
3.3.6 CMOS电路的正确使用
一、输入电路的静电防护
1、在存储和运输CMOS器件时最好采用金属屏蔽层作包装材料，避免产生静电。
2、组装、调试时，应使电烙铁和其他工具、仪表、工作台面等良好接地。操作人员的服装、手套等选用无静电的原料制作。
图3.5.34 OC门输出并联的接法及逻辑图
2.1 概述
常用的门电路在逻辑功能上有: 与门、或门、非门、与非门、或非门、与或非门、异或门等几种。
单开关电路互补开关电路
图3.1.1 获得高、低电平的基本原理
图3.1.2 正逻辑与负逻辑
一些概念
1、片上系统（SoC） 2、双极型TTL电路 3、CMOS
1961年美国TI公司,第一片数字集成电路（Integrated Circuits, IC）。
C=1时 Vo=RL*Vi/(RL+RTG) RTG越小越好，并且希望不受输入电压变化。
图3.3.39 CMOS模拟开关接负载电阻的情况
四、三态输出的CMOS门电路
高阻态。此电路结构总是接在集成电路的输出端。
图3.3.40 CMOS三态门电路结构之一

数电第三章门电路

15
§3.4 TTL门电路
数字集成电路：在一块半导体基片上制作出一个完整的逻辑电路所需要的全部元件和连线。使用时接：电源、输入和输出。数字集成电路具有体积小、可靠性高、速度快、而且价格便宜的特点。
TTL型电路：输入和输出端结构都采用了半导体晶体管，称之为: Transistor— Transistor Logic。
输出高电平
UOH (3.4V)
u0(V)
UOH
“1”
输出低电平
u0(V)
UOL
UOL (0.3V)
1
(0.3V)
2 3 ui(V)
1 2 3 ui(V)
阈值UT=1.4V
传输特性曲线
理想的传输特性 28
1、输出高电平UOH、输出低电平UOL UOH2.4V UOL 0.4V 便认为合格。典型值UOH=3.4V UOL 0.3V 。
uA t
uF
截止区： UBE< 死区电压， IB=0 ， IC=ICEO 0 ——C、 E间相当于开关断开。
+ucc
t
4
0.3V
3.2.3MOS管的开关特恒流区：UGS>>Uth ， UDS
性： +VDD
0V ——D、S间相当于开关闭合。
R
uI
Uo
Ui
NMO S
uO
夹断区： UGS< Uth， ID=0 ——D、S间相当于开关断开。
3.3.4 其它门电路
一、其它门电路
其它门电路有与非门、或非门、同或门、异或门等等,比如：
二、门电路的“封锁”和“打开”问题
A B
&
Y
C
当C=1时，Y=AB.1=AB

数电第3章

2．CP=1时的情况在CP=1时，G3和G4两个逻辑门被封锁，它们的输出G3OUT=1， G4OUT=1,所以无论G5OUT的输出怎样变化，G1和G2组成的RS触发器的输出状态保持不变。而G7和G8两个逻辑门被打开，它们的输出G7OUT= 、G8OUT=D，即 = 、 =D。将它们代入RS触发器的特性方程可以得到 =D。但是要特别注意，这时只是随着D的变化而变化，并不锁存。 3. CP下降沿时刻的情况 CP下降沿时刻即由CP=1时的情况变为CP=0时的情况，G7和G8 两个逻辑门被封锁，G3和G4两个逻辑门被打开。此时锁存CP 下降沿时刻的D值而不再变化。随后将该值送入G1和G2组成的 RS触发器，使得Q=D。 4. CP下降沿过后的情况 CP下降沿过后G7和G8两个逻辑门被封锁，锁存的CP下降沿时刻的D值保持不变，G3和G4两个逻辑门被打开，D触发器的状态Q保持,当然也不变。
3.2.2 工作原理 G5、G6、G7和G8 组成的电路受时钟信号CP的控制；G1、G2 、 G3和G4组成的电路受的控制。
1．CP=0时的情况在CP=0时，G7和G8两个门被封锁，它们的输出G7OUT=G8OUT=1, 所以无论数据输入端D怎样变化，G5和G6组成的RS触发器的输出状态保持不变。但G3和G4两个门被打开，它们的输出 G3OUT= 、G4OUT= ，即G1和G2组成的RS触发器的 = 、 n+1 = 。将它们代入RS触发器的特性方程，可得Q = ,计算过程如下：
3.3.2 逻辑功能描述 1. JK触发器的特性方程将JK触发器的逻辑电路同D触发器的逻辑电路相比照可知， JK触发器新增加的或逻辑的输出就是D触发器的D。因此，由 JK触发器的逻辑电路和D触发器的特性方程可以很容易地得到JK触发器的特性方程：

数电第三章

P146，图3.3.8，74LS138。，，。 P145，图3.3.7，二极管与门，，阵列组成的3线线译码器线译码器。阵列组成的线-8线译码器。 74LS139，双2入4出；，入出 74LS154，4入16出。，入出
最小项的非
“3入8出”扩展为“4入16出” 入出扩展为“ 入出
D = Y8 + Y9 = Y8 Y9
C = Y4 + Y5 + Y6 + Y7 = Y4 Y5 Y6 Y7 B = Y2 + Y3 + Y6 + Y7 = Y2 Y3 Y6 Y7
A = Y1 + Y3 + Y5 + Y7 + Y9 = Y1Y3 Y5 Y7 Y9
e.g.4 设计一个组合电路，将I0，I1，……I9，十个信号编程二进制代码，设计一个组合电路，十个信号编程二进制代码，已知I 的优先级别最高，次之，以此类推，级别最低。已知 9的优先级别最高，I8次之，以此类推，I0级别最低。当几个信号同时出现在输入端时，要求只对优先级别最高的进行编码，且输入、同时出现在输入端时，要求只对优先级别最高的进行编码，且输入、输出都是低电平有效。输出都是低电平有效。解：优先编码表
——只考虑本位数，不考虑低位进位的二进制加法器。异或——模2加。
e.g.2 分析图示电路解： x = A ⊕ B = AB + AB
S = x ⊕ CI = A ⊕ B ⊕ CI = (AB + AB)CI + AB + ABCI = (AB + AB)CI + ( AB + A B)CI = A B CI + ABCI + ABCI + A BCI y = xCI = (A ⊕ B)CI

数字电子技术基础第3章

iB 0，iC 0，C、E 间相当于开关断开。
三极管截止状态等效电路
Uth为门限电压
第 3 章集成逻辑门电路
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一、三极管的静态开关特性
iC u S 为放大和饱和的交界点，这时的临界饱和线I 增大使 iB 增大，放大区从而工作点上移， iC 增 iB 称临界饱和基极电流，用 IB(sat) 表示； M T 相应值：IC(sat) 为临界饱和集电极电流； S 大，uCEI减小。 IC(sat) B(sat) UBE(sat) 为饱和基极电压；饱 Q UCE(sat) 为饱和集电极电压。对硅管，和截止区 UBE(sat) 0.7V， UCE(sat) 0.3V。三极 A 区管在临界饱和点仍然具有放大作用。 U O N u
输入级
中间级
输出级
CT74H系列TTL与非门
第 3 章集成逻辑门电路
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3.3.1 TTL 与非门
一、 TTL 与非门的工作原理
R1 R4 VCC +5V
2.8 k
B1
760
C2 C1
R2
58
V3 V2 R5 V4
A B
V1
4 k
VD1 VD2
470
R3
中间级由V2和R2、R3 逻辑符号组成。V2 集电极和发射极 Y 分别输出两个不同逻辑电 V5 平的信号，分别驱动 V3和 V5。
第 3 章集成逻辑门电路
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一、门电路的作用和常用类型
门电路 (Gate Circuit) 指用以实现基本逻辑关系和常用复合逻辑关系的电子电路。
常用的逻辑门电路:
与门或门非门异或门与非门或非门与或非门

数电-第三章逻辑门电路

典型时序逻辑电路
了解和掌握常见时序逻辑电路的原理和应用，如寄存器、计数器、顺序脉冲发生器等。
可编程逻辑器件应用
1 2
可编程逻辑器件简介
了解可编程逻辑器件的基本概念和分类，如PAL、 GAL、CPLD、FPGA等。
可编程逻辑器件编程
学习使用相应的开发工具和编程语言，对可编程逻辑器件进行编程和配置，实现特定的逻辑功能。
典型组合逻辑电路
了解和掌握常见组合逻辑电路的原理和应用，如编码器、译码器、
数据选择器、比较器等。
时序逻辑电路分析与设计
时序逻辑电路分析
分析时序逻辑电路的工作原理，包括触发器的状态转换、时钟信号的作用等，进而理解电路的功能。
时序逻辑电路设计
根据实际需求，设计实现特定功能的时序逻辑电路。包括确定输入、输出变量，选择适当的触发器类型，画出状态转换图或时序图等步骤。
数电-第三章逻辑门电路
• 逻辑门电路基本概念 • 基本逻辑门电路 • 复合逻辑门电路 • 逻辑门电路应用 • 逻辑门电路实验与仿真 • 逻辑门电路总结与展望
目录
Part
01
逻辑门电路基本概念
逻辑门定义与分类
逻辑门定义
逻辑门是数字电路中的基本单元，用于实现基本的逻辑运算功能，如与、或、非等。
逻辑符号为带有小圆圈的与门符号。
或非门电路
01
02
03
或非门逻辑功能
实现输入信号的逻辑或操作，并取反输出结果。
或非门符号
逻辑符号为带有小圆圈的或门符号。
或非门真值表
输入全为0时，输出为1；输入有1时，输出为0。
异或门电路
异或门逻辑功能
实现输入信号的异或操作，即输入信号相同时输出为0，不同时输出为1。

《数字电子技术》第3章组合逻辑电路

Y1 I2 I3 I6 I7
Y3 ≥1 I9 I8
Y3
I2I3I6I7
&
Y0 I1 I3 I5 I7 I9
I1I3I5I7I9
I9 I8
逻辑图
Y2
Y1
Y0
≥1
≥1
≥1
I7I6I5I4
I3I2
(a) 由或门构成
Y2
Y1
I1 I0 Y0
&
&
&
I7I6I5I4
I3I2
(b) 由与非门构成
A
消除竞争冒险
B
C
Y AB BC AC
2
& 1
1
3
&
4
&
5
≥1
Y
3.2 编码器
编码
将具有特定含义的信息编成相应二进制代码的过程。
编码器(即Encoder)
实现编码功能的电路
被编信号
编码器
编码器
二进制编码器二-十进制编码器
二进制代码一般编码器
优先编码器一般编码器优先编码器
（1）二进制编码器
A B F AB AB B
&
&
00
1
01
0
C
&
F &
10 11
0F AABA BC1 AB &
1
AAB BC AB
（4）分析得出逻辑功A能 A B B C AB
A =1
同或逻辑 AB AB B
F
F AB AB A☉B
3.1.3 组合逻辑电路的设计
组合逻辑电路的设计就是根据给出的实际逻辑问题求出实现这一关系的逻辑电路。

数字电子技术基础第3章

第二步：函数化简
BC
A 00 01 11 10 0
1 111
AC AB
第三步：画逻辑电路图
B &
A
&Y
C
&
YA BAC AB AC
（3-16）
例3：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。
三、组合逻辑电路的分类 1、按照逻辑功能特点不同划分：加法器、比较器、编码器、译码器、数据选择器和分配器、只读存储器等。 2、按照使用基本开关元件不同划分：CMOS、TTL 等。 3、按照集成度不同划分：SSI（Small Scale IC，小规模集成电路）、MSI （Medium Scale IC，中规模集成电路）、LSI （Large Scale IC，大规模集成电路）、 VLSI （Very Large Scale IC，超大规模集成电路）等。
值表
001
1 0 101
01
010 1 0 110 0 1
1101
Y SB A C SA S A B C S C A B C1 1 1 1
BC SA 00 01 11 10
00 0 0 0 0
1110 1010 1011 1001
01 0 0 0 0
1000
11 1 0 1 0
10 0 1 0 1
Y
0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0
第3章组合逻辑电路
（3-2）
第3章组合逻辑电路
概述 3.1 组合电路的基本分析方法和设计方法 3.2 加法器和数值比较器 3.3 编码器和译码器 3.4 数据选择器和分配器 3.5 用中规模集成电路实现组合逻辑函数 3.6 只读存储器 3.7 组合电路中的竞争冒险

数电第三章门电路知识点总结

数电第三章门电路知识点总结
数电第三章——门电路
1.杂志半导体特点
在杂质半导体中，多数载流子的浓度主要取决于掺入的杂质浓度；而小数载流子的浓度主要取决于温度。

杂质半导体，无论是N型还是P型，从总体上看，仍然保持着电中性。

2.CMOS与非门
P并N串
3.CMOS或非门
P串N并
4.CMOS传输门
5.三态门
三态分别是导通、截止、高阴态。

是有一个控制端，如果控制端设置为某个值（1或0），会让输入端无论输入什么都是不通的（有些情况是通的，就是状态不改变），这就叫高阻态，在图中由一个三角形表示。

6.TTL与CMOS优缺点
TL电路的优点是开关速度较高，抗干扰能力较强，带负载的能力也比较强，缺点是功耗较大。

CMOS电路具有制造工艺简单、功耗小、输入阻抗高、集成度高、电源电压范国宽等优点，其主要缺点是工作速度稍低，但随着集成工艺的不断改进，CMOS电路的工作速度已有了大幅度的提高。

数电第3章逻辑代数基础

AC ABCD ABC CD ABD AC (1 BD B) CD ABD AC CD ABD
AC CD
实际应用中综合运用各种方法。
32
例3-13化简
F AB AC BC CB BD DB ADE ( F G )
A BC ( D D) CB BD DB(C C)
A BCD BCD CB BD DBC DBC
A BD CD BC
33
例3-14 化简
F ( B D)( B D A G)(C E )(C G)( A E G)
F ABC ABC BC ( A A) BC BC BC BC B
28
3.3.2 吸收法
利用公式
A AB A 和 A AB A B
例3-8 化简 F AB ABCD( E F ) 解：F AB ABCD( E F ) AB
41
3.4.1
最小项与最大项
最大项的定义：设有n个变量，它们所组成的具有n 个变量的“或”项中，每个变量以原变量或反变量的形式出现一次，且仅出现一次，这个“或”项称为最大项。
42
最大项的性质
(a) 对于任何一个最大项，只有对应的一组变量取值，才能使其值为“0”。其余情况均为“1”，例如变量ABCD，只有ABCD=0000时，才有A+B+C+D为“0”。 (b) 相同变量构成的任何两个不同最大项逻辑“或”为“1”。
而不应该是
F AB CD E
20
例3-3
已知,F A B C D E 求 F 。 •

数字电子技术第三章

D1
A B Y R
二极管的正向导通压降为0.7V 。
二极管或门的逻辑电平 A/V B/V Y /V
D2
0
0 3
0
3 0 3
12
0
2.3 2.3 2.3
D1、D2截止
D1截止D2导通 D1导通D2截止 D1、 D2导通
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二极管或门
3
2. 真值表
如果规定2.3V以上为高电平，用逻辑1 状态表示， 0.7V以下为低电平，用逻辑0状态表示，则可得如下真值表。
C
D
VDD
vI
BC段： T1、 T2导通阈值电压附近电流很大
CMOS电路不应长时间工作在BC段以防止器件功耗过大。
28
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4. 输入噪声容限
由CMOS反相器的电压传输特性可知，在输入电压vI偏离
正常低电平或高电平时，输出
电压vo并不随之马上改变，允许输入电压有一定的变化范围。
输入端噪声容限：是指在保证
VGH(th)P C D
T1导通， T2截止，VO = VOH ≈ VDD。
O
vI VDD VGH(th)N 1 VDD 2 CMOS反相器的电压传输特性
25
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VDD
T1
VDD>|VGS（th)P|+VGS(th)N CD段：VI>VDD - |VGS（th)P|
iD vI
vO
VDD
1 VDD 2
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5.MOS管的类型和符号 a. 增强型NMOS
增强型NMOS管采用 P型衬底，导电沟道为N型， vGS为0时没

数字电子技术基础第三章逻辑门电路

第一节常见元器件的开关特性
3.MOS管的开关特性
B、MOS管动态开关特性设输入ui的低电平为0V，高电平为VDD ➢当输入ui由低电平0V正跃到高电平 VDD时，NMOS管需经过ton才能由截止转为导通； ➢当输入ui由高电平VDD负跃到低电平 0V时，NMOS管需经过toff才能由导通转为截止； MOS管输出总是滞后于输入，响应较慢。
1.TTL集成逻辑门电路 TTL集成逻辑门电路：输入级和输出级都为晶体三极管，所以称为晶体管-晶体管逻辑门电路，英文简写为TTL。
数字电子技术基础第三章逻辑门电路
第三节 TTL和CMOS集成逻辑门电路
输1.入T级TL由集多成发逻射辑极门晶电体管路T1
和基极电组R1组成，它实现了输入变量A、B、C的与运算
关。
Hale Waihona Puke 静态开关特性：什么条件下导通，什么条件下截止
开关特性
动态开关特性：导通与截止两种状态之间转换过程的特性
数字电子技术基础第三章逻辑门电路
第一节常见元器件的开关特性
1.二极管的开关特性
A、晶体二极管静态开关特性
VON ：门槛电压或称阈值电压、开启电压 VD ：导通电压降
二极管正向导通时的等效电路
第三节 TTL和CMOS集成逻辑门电路
2.集电极开路TTL“与非”门(OC门)
集电极开路
OC门与的优点： 1.输出端能并联使用(线与) 2.满足对不同高电平输出
数字电子技术基础第三章逻辑门电路
第三节 TTL和CMOS集成逻辑门电路
2.集电极开路TTL“与非”门(OC门)
(1).OC门的输出端并联，实现线与功能。RL为外接负载电阻。
第一节常见元器件的开关特性

数字电路第三章

= ( A + B )( A + C )
= AC AB
= A+ B+ A+C
= AC + A B
其中, 或表达式是逻辑函数的最基本表达形式. 其中,与—或表达式是逻辑函数的最基本表达形式. 或表达式是逻辑函数的最基本表达形式
2.逻辑函数的最简"与—或表达式" 的标准逻辑函数的最简" 或表达式" 或表达式
( A A) 增加必要的乘积项, , 增加必要的乘积项,
例: L = AB + AC + BCD = AB + AC + BCD ( A + A)
= AB + AC + ABCD + ABCD = AB + AC
在化简逻辑函数时,要灵活运用上述方法, 在化简逻辑函数时,要灵活运用上述方法,才能将逻辑函数化为最简. 辑函数化为最简. 化简逻辑函数: 例3.1.6 化简逻辑函数:
对于任何一个逻辑等式, 对于任何一个逻辑等式,以某个逻辑变量或逻辑函数同时取代等式 A+0 = A A 1 = A 0—1律律两端任何一个逻辑变量后,等式依然成立. 两端任何一个逻辑变量后A 等式依然成立. ,0 = 0 A +1 = 1 例如,在反演律中用BC去代替等式中的去代替等式中的B,则新的等式仍成立: 例如,在反演律中用去代替等式中的 ,则新的等式仍成立: 互补律 A+ A =1 AA = 0
3 .反演规则反演规则
将一个逻辑函数L进行下列变换: 将一个逻辑函数进行下列变换: 进行下列变换 →+,+ → ; +,+ 0 → 1,1 → 0 ; , 反变量, 原变量. 原变量 → 反变量, 反变量 → 原变量. 所得新函数表达式叫做L的反函数, 所得新函数表达式叫做的反函数,用表示. L 表示. 利用反演规则, 利用反演规则,可以非常方便地求得一个函数的反函数的反函数: 例3.1.3 求函数 L = AC + B D 的反函数: 解: L = ( A + C ) ( B + D ) 例3.1.4 求函数解: 的反函数: L = A B + C + D 的反函数:

数字电子技术3章

12
4.场效应管的基本开关电路
截止状态
转移特性曲线输出特性曲线
导通状态
vi<VGS(th)
vO=+VDD vi>VGS(th)
vO≈0
13
5. MOS管的开关等效电路
由于MOS管截止时漏极和源极之间的内阻ROFF非常大，所以截止状态下的等效电路可以用断开的开关代
替。MOS管导通状态下的内阻RON约为1kΩ以内(有的可<10Ω)，而且与vGS的数值有关。因这个阻值有时不能忽略，故在等效电路中画出了导通内阻。
缺点：输出电阻受输入状态的影响。输出的高低电平
受输入端数目的影响。
31
假定每个MOS管的导通内阻均为RON，截止内阻均为 ROFF≈∞。
若A=B=1则RO=RON2+RON4=2RON
+VDD
T3
T1
Y
若A=B=0则RO=RON1∥RON3=0.5RON
若A=1、B=0则RO=RON3=RON
A
二、输出特性 (1)低电平输出特性
即vO=VOL时，反相器的P沟道管截止、N沟道管导
通，负载电流IOL从负载电路注入T2，输出电平随IOL增
加而提高。这时的VOL就是VDS2、IOL就是iD2，所以VOL
与IOL的关系曲线也就是T2管的漏极特性曲线。由于T2
的导通内阻与vGS2 的大小有关，vGS2越大导通内阻越小。
Y A'
15
CMOS电路的特点
⑴静态功耗小。（约10μW）
⑵允许电源电压范围宽。（318V）
⑶扇出系数大。（带同类负载N≥50）
⑷抗噪容限大。（Vth=1/2VDD）
最大提供电流1.5mA

第三章数电课件

A0
A1
Y3
2线-4线译码器逻辑图
19
3.1.3 译码器
变量译码器——2线-4线译码器
Y 3 A1 A 0 S T Y 2 A1 A 0 S T Y 1 A1 A 0 S T Y 0 A1 A 0 S T
表 2线-4线译码器真值表
ST
A1 A0
Y3 Y2
Y1
Y0
18
3.1.3 译码器
变量译码器——2线-4线译码器
n个译码地址输入端，对应2n个译码输出；如：2线-4线译码器。
＆
Y0
ST
1
＆
Y1
Y 3 A1 A 0 S T
＆ 1 1 图 1 1 ＆
Y2
Y 2 A1 A 0 S T
Y 1 A1 A 0 S T Y 0 A1 A 0 S T
0
1 0 0 1
图一位全加器
A、B 为两个输入的1位二进制数； CI 为低位来的进位信号； F 是 A+B+CI 的本位和的输出端； CO 是 A+B+CI 的进位信号的输出端。
CI

CO
图 1位全加器逻辑符号
8
3.1.1 全加器
逐位进位加法器
依次将低位的进位输出接到高位的进位输入，每一位的相加结果都必须等到低一位进位产生以后才能建立（→串行进位加法器） 4位逐位进位加法器
× 1
× × × 0 1 1 1
× 1
× × 0 1 1 1 1
× 1
× 0 1 1 1 1 1
× 1
0 1 1 1 1 1 1
1 1
0 0 0 0 1 1 1

数字电子技术课件--第三章-组合逻辑电路

&
1
1
1
Ai
Bi
Ci-1
21
3. 集成全加器双全加器
TTL：74LS183 CMOS：C661
VCC 2Ai 2Bi 2Ci-1 2Ci 2Si
VCC2A 2B 2CIn 2COn+1 2F
74LS183
1A 1B 1CIn 1F GND 1Ai 1Bi 1Ci-1 1Ci 1Si 地
VDD 2Ai 2Bi 2Ci-1 1Ci 1Si
与或式 C i A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 18
全加器（Full Adder）
卡诺图
Si BC A 00 01 11 10
0
1
1
11
1
最简与或式
Ci BC A 00 01 11 10
0
1
1
111
圈 “ 1 ” S i A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 C iA iB iA iC i- 1 B iC i- 1
输入变量：R（红） Y（黄） G（绿）
1 -- 亮 0 -- 灭
1 -- 有输出变量： Z（有无故障） 0 -- 无
(2)卡诺图化简
YG
R 00 01 11 10
ZRYGRY 0 1
1
RGYG 1
111
列真值表
RYG Z 0001 0010 0100 0111 1000 1011 1101 1111
C3
超前进位电路
A3 B3
CI Σ
S3
A2 B2
CI Σ
S2

数电第三章

数电~ 第三章总结

数字电子技术基础第三章

数电第三章门电路

数电第3章

数电第三章

数字电子技术基础 第3章

数电-第三章逻辑门电路

《数字电子技术》第3章 组合逻辑电路

数字电子技术基础第3章

数电第三章门电路知识点总结

数电第3章 逻辑代数基础

数字电子技术第三章

数字电子技术基础第三章逻辑门电路

数字电路第三章

数字电子技术3章

第三章 数电课件

数字电子技术课件--第三章-组合逻辑电路

数字电子技术基础第3章

《数字电子技术》第3章组合逻辑电路

数电第3章逻辑代数基础

第三章数电课件