用Verilog语言编写的多功能数字钟

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用Verilog语言编写的多功能数字钟

《数字电子技术课程设计》报告专业班级：姓名：学号：设计日期：一．设计题目多功能数字钟电路设计二．设计任务及要求多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。

整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。

在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD 码）显示个位，对于小时因为他的范围是从0~23，所以可以用一个2位的二进制码显示十位，用一个4位的二进制码（BCD码）显示个位。

实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz 时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz 信号，必须对输入的系统时钟50Mhz进行分频。

对于整点报时功能，本实验设计的是当进行正点的倒计时5秒时，让LED来闪烁进行整点报时的提示。

调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。

另外用S8按键作为系统时钟复位，复位后全部显示00—00—00。

管脚分配如下表：三．基于Verilog HDL语言的电路设计、仿真与综合（一）顶层模块本程序采用结构化设计方法，将其分为彼此独立又有一定联系的三个模块，如图1所示：LocationPIN_R16Option Value VCC S1INPUT Location PIN_P14Option Value VCC S2INPUT Location PIN_J3Option Value VCCCPINPUT Location PIN_M4Location PIN_F3Location PIN_F4Option Value SEL[2..0]OUTPUT Location PIN_L14Option Value LEDOUTPUTLocation PIN_N4Location PIN_G4Location PIN_H4Location PIN_L5Location PIN_L4Location PIN_K4Location PIN_K5Option Value LEDAG[6..0]OUTPUTCP CPoutf enpininst1CPoutS1S2RETHour[5..0]Minute[5..0]Second[5..0]LEDkongzhiqi inst2VCCRETINPUT CPout Hour[5..0]Minute[5..0]Second[5..0]SEL[2..0]LEDAG[6..0]xianshi inst图1：顶层结构框图（二）子模块 1.分频器分频器的作用是对50Mhz 的系统时钟信号进行分频，得到频率为1000hz 的信号，作为显示器的输入信号。

VerilogHDL语言数字时钟

VerilogHDL语言数字时钟EDA与数字系统设计报告实验名称：带有设臵时间功能和闹钟功能的数字钟一、设计内容和要求实验要求使用Verilog HDL进行多功能时钟的设计具体要求如下：1.能将基本的小时、分钟、及秒钟显示在数码管上2．能利用拨码开关进行时间的校正3.具有整点报时和闹钟的功能二、设计原理1．工作原理多功能数字钟系统共包括三个模块，即分频器模块、计数器模块和显示译码模块。

多功能数字钟的功能可以从整体上分为三类，分别是正常计时、时钟校对和闹钟设臵，所以考虑在系统中设臵一个模式控制信号mode。

模式控制信号对应一个按键，每按一次按键相当于工作模式进行一次变换，多次按下则数字钟将在正常计时、时间校对和闹钟设臵三个工作模式下依次循环。

在设计中，时钟校对和闹钟设臵工作模式都需要对时间进行设臵，通常是对小时和分钟进行设臵，所以需要在系统中设臵一个时间设臵信号set，对应一个按键，每按一次相当于在小时设臵和分钟设臵之间进行转换。

时间设臵时，分钟和小时计时单位之间互相独立，不存在进位关系。

同时设臵一个时间调整信号accum，每按一次与accum对应的按键，相当于对需要调整的分钟或小时的数字进行加1操作。

数字钟的计时输出信号时必不可少的，用hour，min和sec信号分别表示需要显示的小时、分钟和秒钟的计时结果，上述计时结果将通过译码显示模块进行译码后，连接到外部的七段数码显示器。

在带有闹钟设臵功能的数字钟中，闹钟输出信号也是必不可少的，到达到闹钟设臵的时间后，要向外部扬声器发送一个闹铃信号，设臵alert。

另外，我们还提供了闹钟铃声信号voice，当voice为0的时候，闹钟处于静音状态下，即使时间达到闹钟设定的时间也不会发声，当voice为1的时候，可以正常闹铃，voice信号对应一个拨码开关。

本设计中的小时、分钟和秒钟的计时结果采用BCD码表示方法。

采用这种表示方法便于对数结果的高位和低位分别进行译码。

用Verilog语言编写的多功能数字钟

四．总结体会
这次的闹钟电路设计和多功能数字钟有一些相似的地方，不同在于整体构思和细
节上要求的差异。
构思根据要求采用的是状态机设计方法。从一个状态进入另一个状态最适合这个
设计了。细节上和数字钟也有很大的差异。中间的控制逻辑有时候需要反馈。前
后都是有联系的，并不是独立存在的。
本次设计基本上完成的所以的要求，但是由于时间紧急，一些细节并不是很完美，
分频器的作用是对 50Mhz 的系统时钟信号进行分频，得到频率为 1hz 的信号，
作为时钟的输入信号。
2
2.控制器和计数器控制器的作用是，调整小时和分钟的值，并能实现清零功能。计数器的
作用是实现分钟和秒钟满 60 进 1，小时则由 23 跳到 00。当到达 59 分 55 秒的时候，LED 灯会闪烁来进行报时。
end 2:
begin state<=2; s=1;
end 3:
begin s=0; if(k1==0) //时调整
7
begin
if(nz_h_l==3)
begin
nz_h_l=0;
if(nz_h_h==2)nz_h_h=0;
else nz_h_h=nz_h_h+1;
end
else nz_h_l=nz_h_l+1;
end
else if(k3==0) finish=1;
//设置完成
else if(k4==0) spker_en=1; //停止声响
end
8
4: begin s=0; if(k4==0) begin on_off<=!on_off;state=0;end end
endcase end end endmodule 3．显示器显示器的作用是将时:分的值在数码管上依次显示出来。从分频器输出的 1Khz 的信号作为数码管的扫描信号。SEL 表示 6 个数码管选择位，它的取值表示八个数码管，从左至右依次是 111~000。seg 表示七段数码管，它的取值决定特定位数上显示的数字。

基于VerilogHDL语言多功能数字钟设计毕业设计论文

多功能数字钟NJUST多功能数字钟设计基于VerilogHDL语言学院：电子工程与光电技术学院学号：************姓名：指导教师：2014年11月21日星期五摘要：基于FPGA平台，运用Verilog语言编写设计一多功能数字钟，包括基本的时钟，校时校分，整点报时功能。

扩展闹钟，秒表，万年历，键盘输入功能。

Abstract：FPGA-based platform, using Verilog language to design amulti-functional digital clock, including basic function of clock, school hours, school minutes,the whole point timekeeping. And extended function of alarm clock, stopwatch, calendar, keyboard input.关键词：多功能数字钟，可编程逻辑器件，EDA设计，VerilogKeywords：multi-functional digital clock, FPGA, EDA disign, Verilog目录1 设计要求 (2)2 设计方案选择及思路分析 (2)3 各子模块设计原理和分析 (3)3.1 分频模块 (3)3.2 时分秒模块 (5)3.3 时分调整模块 (6)3.4 报时模块 (7)3.5 扫描显示模块 (8)3.6 秒表模块 (9)3.7 闹钟模块 (10)3.8 万年历模块 (12)3.9 键盘扫描模块 (13)4 调试仿真 (15)5 编程下载 (16)6 结论 (17)7 参考文献 (17)8 实验感想 (17)9 源代码 (18)11 设计要求基于FPGA可编程逻辑器件，用quatusII软件设计一个多功能数字钟，其基本要求如下：1.有基础的计时显示功能，即时、分、秒显示在6个七段管上2.K0,K1,K2,K3分别为系统使能（暂停），时钟清零，校时，校分开关。

用Verilog语言编写的多功能数字钟

对于整点报时功能，本实验设计的是当进行正点的倒计时5秒时，让LED来闪烁进行整点报时的提示。

调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。

另外用S8按键作为系统时钟复位，复位后全部显示00—00—00。

基于VerilogHDL设计的多功能数字钟

３＇ｂ１０１：Ｄｉｓｐ＿Ｔｅｍｐ＝４＇ｂ１０１０；
＃（６００００＊ＨＡＬＦ＿ＰＥＲＩＯＤ）Ｓ１＿ｉｎ＝１；
３＇ｂ１１０：Ｄｉｓｐ＿Ｔｅｍｐ＝ＳＥＣＨ；
ｅｎｄ
３＇ｂ１１１：Ｄｉｓｐ＿Ｔｅｍｐ＝ＳＥＣＬ；
／／产生调节分钟信号
ｅｎｄｃａｓｅ
ｉｎｉｔｉａｌ
ｅｎｄ
ｂｅｇｉｎ
ａｌｗａｙｓ＠（Ｄｉｓｐ＿Ｔｅｍｐ）／／显示转换
新
图１多功能数字钟端口功能图
Ｃｌｋ：１０ＫＨＺ的系统基准时钟输入。作为七段码管扫描频率。将其１００００分频可得到１ＨＺ的数字钟工作频率。将其８分频和４分频分别分时送入扬声器，使其产生嘀（１．２５ＫＨＺ）、嗒（２．５ＫＨＺ）的报时声。
Ｒｓｔ：系统复位信号，低电平有效。复位后显示００－００－００。
Ａｂｓｔｒａｃｔ：Ｉｎｔｈｉｓｐａｐｅｒ，ｔｈｅｐｒｏｃｅｓｓｏｆｄｅｓｉｇｎｉｎｇｍｕｌｔｉｆｕｎｃｔｉｏｎａｌｄｉｇｉｔａｌｃｌｏｃｋｂｙｔｈｅＶｅｒｉｌｏｇＨＤＬｔｏｐ－ｄｏｗｎｄｅｓｉｇｎｍｅｔｈｏｄｉｓｐｒｅ－ｓｅｎｔｅｄ，ｗｈｉｃｈｈａｓｓｈｏｗｎｔｈｅｒｅａｄａｂｉｌｉｔｙ，ｐｏｒｔａｂｉｌｉｔｙａｎｄｅａｓｉｌｙｕｎｄｅｒｓｔａｎｄｉｎｇｏｆＶｅｒｉｌｏｇＨＤＬａｓａｈａｒｄｄｅｓｃｒｉｐｔｉｏｎｌａｎｇｕａｇｅ．ＣｉｒｃｕｉｔｓｙｎｔｈｅｓｉｓａｎｄｓｉｍｕｌａｔｉｏｎａｒｅｐｅｒｆｏｒｍｅｄｂｙＡｌｔｅｒａＱｕａｒｔｕｓⅡ ４．１ａｎｄＭｏｄｅｌＳｉｍＳＥ６．０．ＴｈｅｐｒｏｇｒａｍｃａｎｂｅｕｓｅｄｉｎｔｈｅｔｒｕｌｙｄｉｇｉｔａｌｃｌｏｃｋｄｉｓｐｌａｙｂｙｄｏｗｎｌｏａｄｉｎｇｔｏｔｈｅＦＰＧＡｃｈｉｐ．Ｋｅｙｗｏｒｄｓ：ＶｅｒｉｌｏｇＨＤＬ；ｈａｒｄｗａｒｅｄｅｓｃｒｉｐｔｉｏｎｌａｎｇｕａｇｅ；ＦＰＧＡ

多功能时钟设计verilog

可编程逻辑器件及其应用设计报告姓名：wangkeqin院系：电信学部学号：**********日期：2012-04-09多功能数字钟设计一、设计内容及要求➢用Verilog HDL设计一个多功能数字钟➢基本功能描述：1.时钟功能：包括时、分、秒的显示；2.定时与闹钟功能：能在设定的时间发出闹铃音；3.校时功能：能非常方便地对小时、分钟和秒进行手动调整以校准时间；4.整点报时功能：每逢整点，产生“嘀嘀嘀嘀--嘟”，四短一长的报时音。

二、仿真环境说明用Verilog在Altera公司的Quartus2软件环境下编写RTL代码，并进行综合，行为仿真。

时序仿真采用Mentor公司旗下的ModelsimSE-6.1f软件。

Modelsim 软件是业界最著名的波形仿真软件，仿真效果比Quartus2下编写波形文件仿真效果要好很多，而且仿真相当简单，只不过要编写测试向量（testbench），有点麻烦。

三、系统框图与说明Figure1系统框图1.数字钟电路系统由主体电路和扩展电路两大部分所组成。

2. 秒计数器计到59后，下一秒到来时，秒计时器满60，接着清零后向分计数器进位；同样分计数器计满60后向小时计数器进位；小时计数器按照“24进制”规律计数，每当小时计到23小时时，当分计数和秒计数分别59，59时，即到23小时59分，59秒时候，时分秒全部清零，从新开始计数。

3. 计数器的输出经译码器送显示器，显示器用6个数码管表示，每两个数码管分别表示小时，分钟，秒钟。

每个数码管用BCD码表示。

四、设计步骤(一)列写多功能数字钟设计结构图(二)在QuartusП软件下编写Verilog代码(三)在QuartusП环境下进行综合Figure2综合结果从Fig.2可以看出，该设计采用Altera公司CycloneП系列下的EP2C35F672C8芯片。

从图中可以看出，采用了162个逻辑单元，其中组合逻辑147个，总共的寄存器数为102个。

用verilog-HDL多功能数字钟

用verilog-HDL多功能数字钟Verilog HDL实验报告基于Verilog HDL语言的多功能数字钟设计一、试验目的设计一个有如下功能的数字钟：（１）计时功能：包括时、分、秒。

（２）定时与闹钟功能：能在所设定的时间发出铃音。

（３）校时功能：对小时、分钟和秒钟进行手动校时。

（４）整点报时功能：每到整点能够发出“嘀嘀嘀嘀嘟”四短一长的报时。

二、试验原理ALERT HOUR[7..0]MIN[7..0]SEC[7..0]LD_ALERT LD_HOUR LD_MINCLK CLK_1K MODE TURN CHANGEclockCLK CLK_1K MODE TURN CHANGEALERTHOUR[7..0]MIN[7..0]SEC[7..0]LD_ALERT LD_HOUR LD_MIN多功能数字钟端口示意图数字钟设有五个输入端，分别为时钟输入（CLK ）、模式（MODE ）、产生声音的时钟信号（CLK_1K ）、切换（TURN ）和调时（CHANGE ）键。

输出共七个，其中HOUR[7..0]、MIN[7..0]和SEC[7..0]采用BCD 计数方式，分别驱动2个数码管。

硬件电路原理图如下：三、试验内容1. 代码/*信号定义：clk: 标准时钟信号，其频率为4Hz；clk_1k:产生闹铃声、报时音的时钟信号，其频率为1024Hz；mode:功能控制信号；为0：计时功能；为1：闹钟功能；为2：手动校时功能；turn:接按键，在手动校时功能时，选择是调整小时还是分钟；若长时间按住改建，还可使秒信号清零，用于精确调时；change: 接按键，手动调整时，每按一次，计数器加1；如果长按，则连续快速加1，用于快速调时和定时；hour,min,sec:此三信号分别输出并显示时、分、秒信号，皆采用BCD码计数，分别驱动6个数码管显示时间；alert:输出到扬声器的信号，用于产生闹铃音和报时音；闹铃音为持续20秒的急促的“嘀嘀嘀”音，若按住“change”键，则可屏蔽该音；整点报时音为“嘀嘀嘀嘀嘟”四短一长音；LD_alert:接发光二极管，指示是否设置了闹钟功能；LD_hour:接发光二极管，指示当前调整的是小时信号；LD_min:接发光二极管，指示当前调整的是分钟信号*/moduleclock(clk,clk_1k,mode,change,turn,alert,hour,min,sec,LD_alert,LD_hour,LD_mi n);input clk,clk_1k,mode,change,turn;output alert,LD_alert,LD_hour,LD_min;output[7:0] hour,min,sec;reg[7:0] hour,min,sec,hour1,min1,sec1,ahour,amin;reg[1:0] m,fm,num1,num2,num3,num4;reg[1:0] loop1,loop2,loop3,loop4,sound;reg LD_hour,LD_min;reg clk_1Hz,clk_2Hz,minclk,hclk;reg alert1,alert2,ear;reg count1,count2,counta,countb;wire ct1,ct2,cta,ctb,m_clk,h_clk;always @(posedge clk)beginclk_2Hz<=~clk_2Hz;if(sound==3) begin sound<=0; ear<=1; end //ear信号用于产生或屏蔽声音else begin sound<=sound+1; ear<=0; endendalways @(posedge clk_2Hz) //由4Hz的输入时钟产生1Hz的时基信号clk_1Hz<=~clk_1Hz;always @(posedge mode) //mode信号控制系统在三种功能间转换begin if(m==2) m<=0; else m<=m+1; endalways @(posedge turn)fm<=~fm;always //产生count1,count2,counta,countb四个信号begincase(m)2:begin if(fm)begin count1<=change; {LD_min,LD_hour}<=2; endelsebegin counta<=change; {LD_min,LD_hour}<=1; end{count2,countb}<=0;end1:begin if(fm)begin count2<=change; {LD_min,LD_hour}<=2; endelsebegin countb<=change; {LD_min,LD_hour}<=1; end{count1,counta}<=2'b00;enddefault:{count1,count2,counta,countb,LD_min,LD_hour}<=0;endcaseendalways @(negedge clk) //如果长时间按下“change”键，则生成“num1”信号用于连续快速加1if(count2) beginif(loop2==3) num2<=1;elsebegin loop2<=loop2+1; num2<=0;endendelse begin loop2<=0; num2<=0; endalways @(negedge clk) //产生num2信号if(count1) beginif(loop3==3) num3<=1;elsebegin loop3<=loop3+1; num3<=0; endendelse begin loop3<=0; num3<=0; endalways @(negedge clk)if(counta) beginif(loop4==3) num4<=1;elsebegin loop4<=loop4+1; num4<=0; endendelse begin loop4<=0; num4<=0; endassign ct1=(num3&clk)|(!num3&m_clk); //ct1用于计时、校时中的分钟计数assign ct2=(num1&clk)|(!num1&count2); //ct2用于在定时状态下调整分钟信号assign cta=(num4&clk)|(!num4&h_clk); //cta用于计时、校时中的小时计数assign ctb=(num2&clk)|(!num2&countb); //ctb用于在定时状态下调整小时信号always @(posedge clk_1Hz) //秒计时和秒调整进程if(!(sec1^8'h59)|turn&(!m))beginsec1<=0;if(!(turn&(!m))) minclk<=1;end//按住“turn”按键一段时间，秒信号可清零，该功能用于手动精确调时else beginif(sec1[3:0]==4'b1001)begin sec1[3:0]<=4'b0000; sec1[7:4]<=sec1[7:4]+1; endelse sec1[3:0]<=sec1[3:0]+1; minclk<=0;endassign m_clk=minclk||count1;always @(posedge ct1) //分计时和分调整进程beginif(min1==8'h59) begin min1<=0; hclk<=1; endelse beginif(min1[3:0]==9)begin min1[3:0]<=0; min1[7:4]<=min1[7:4]+1; endelse min1[3:0]<=min1[3:0]+1; hclk<=0;endendassign h_clk=hclk||counta;always @(posedge cta) //小时计时和小时调整进程if(hour1==8'h23) hour1<=0;else if(hour1[3:0]==9)begin hour1[7:0]<=hour1[7:4]+1; hour1[3:0]<=0; endelse hour1[3:0]<=hour1[3:0]+1;always @(posedge ct2) //闹钟定时功能中的分钟调节进程if(amin==8'h59) amin<=0;else if(amin[3:0]==9)begin amin[3:0]<=0; amin[7:4]<=amin[7:4]+1; endelse amin[3:0]<=amin[3:0]+1;always @(posedge ctb) //闹钟定时功能中的小时调节进程if(ahour==8'h23) ahour<=0;else if(ahour[3:0]==9)begin ahour[3:0]<=0; ahour[7:4]<=ahour[7:4]+1; endelse ahour[3:0]<=ahour[3:0]+1;always //闹铃功能if((min1==amin)&&(hour1==ahour)&&(amin|ahour)&&(!change))//若按住“change”键不放，可屏蔽闹铃音if(sec1<8'h20) alert1<=1; //控制闹铃的时间长短else alert1<=0;else alert1<=0;always //时、分、秒的现实控制case(m)3'b00: begin hour<=hour1; min<=min1; sec<=sec1; end//计时状态下的时、分、秒显示3'b01: begin hour<=ahour; min<=amin; sec<=8'hzz; end//定时状态下的时、分、秒显示3'b10: begin hour<=hour1; min<=min1; sec<=8'hzz; end//校时状态下的时、分、秒显示endcaseassign LD_alert=(ahour|amin)?1:0; //指示是否进行了闹铃定时assign alert=((alert1)?clk_1k&clk:0)|alert2; //产生闹铃音或整点报时音always //产生整点报时信号alert2beginif((min1==8'h59)&&(sec1>8'h54)||(!(min1|sec1)))if(sec1>8'h54) alert2<=ear&clk_1k; //产生短音else alert2<=!ear&clk_1k; //产生长音else alert2<=0;endendmodule2. 仿真图四、小结及体会为了做多功能数字钟，我借了多本关于Verilog HDL的程序设计书。

数字钟verilog

目录1 设计任务及要求 (1)2 总体设计分析 (1)3 各模块设计 (2)3.1 数字钟主体部分 (2)3.1.1小时计数器 (2)3.1.2 分、秒计数器 (3)3.2 分频部分 (4)3.3 秒表模块 (5)3.4 闹钟模块 (5)3.5 时间设置模块 (7)3.6 报时模块 (7)3.7 控制显示模块 (8)3.8 顶层模块 (11)4 总结 (11)4.1 本次作业遇到的问题 (11)4.2 建议和总结 (12)附件 (13)1 设计任务及要求本次大作业的要求为设计一个多功能数字钟，其具体要求如下：1.有基础的实时数字钟显示功能，即时、分、秒的正常显示模式，并且在此基础上增加上，下午显示。

2.手动校准。

按动方式键，将电路置于校时状态，则计时电路可用手动方式校准，每按一下校时键，时计数器加1；按动方式键，将电路置于校分状态，以同样方式手动校分。

3.整点报时，仿中央人民广播电台整点报时信号，从59分50秒起每隔２秒发出一次低音“嘟”信号（信号鸣叫持续时间１Ｓ，间隙时间１Ｓ）连续５次，到达整点（00分00秒时），发一次高音“哒”信号（信号持续时间１S）。

4.闹时功能，按动方式键，使电路工作于预置状态，此时显示器与时钟脱开，而与预置计数器相连，利用前面手动校时，校分方式进行预置，预置后回到正常模式。

当计时计至预置的时间时，扬声器发出闹铃信号，时间为半分钟，闹铃信号可以用开关“止闹”，按下此开关后，闹铃声立刻中止，正常情况下应将此开关释放，否则无闹时作用。

5.秒表功能。

按start键开始计秒，按stop键停止计秒并保持显示数不变，直到复位信号加入。

2 总体设计分析设计的总体部分按照要求可以分为基本的数字时钟显示、手动校准、整点报时、闹钟功能和秒表功能5大部分。

其总体设计框图如下：图1 总体设计框图其中整点报时跟闹钟部分要求不同频率的声响，所以需要加入分频器模块将输入的1kHZ的分频产生500HZ及1HZ的方波信号，其中1HZ的信号对应1S 的周期，可以用作时钟秒的显示及秒表部分。

verilog数字钟设计（FPGA）[15页].doc

verilog数字钟设计（FPGA）[15页].doc一、课程设计目标1. 熟悉并掌握verilog 硬件描述语言2. 熟悉quartus 软件开发环境3. 学会设计大中规模的数字电路，并领会其中的设计思想二、课程设计实现的功能（1）设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）；（2）可以调节小时，分钟。

（3）能够进行24小时和12小时的显示切换。

（4）可以设置任意时刻闹钟，并且有开关闹钟功能。

（5）有整点报时功能，几点钟LED 灯闪亮几下。

（6）有复位按键，复位后时间从零开始计时，但闹钟设置时间不变。

三、设计原理：1、总原理框图：是是计数模块译码显示模块分频模块设置闹钟小时分钟校正小时校正模式选择模块设置闹钟分钟复位是否到闹钟时间切换12进制显示输出闹钟信号到达整点输出整点报时信号附全部代码：总模块：moduleclock(clk,reset,MODE,Alarm_ctr,BT2,H12_24,DSH,DSL,DMH,D ML,DHH,DHL,dian,bao_signa l,nao_signal);input clk;//50MHzinput reset,MODE,Alarm_ctr,BT2,H12_24;//复位键，模式选择按钮，闹钟开关档，调节按钮，12—24小时切换档output [7:0]DMH,DML,DHH,DHL; //4个数码管显示输入信号output dian,bao_signal,nao_signal; //时分间隔点，报时信号,闹钟信号output [3:0]DSH,DSL; //秒钟输出信号wire [3:0] SH,SL,MH,ML,HH,HL;wire [3:0] LED_mode;wire [3:0] HH12,HL12,HH24,HL24,MH24,ML24,SH24,SL24;wire [3:0] set_HH,set_HL,set_MH,set_ML;wire _1HZ,_10ms,_250ms,_500ms;wire Keydone1;wire Keydone2;wire co1,co11,co111,co2,co22,co222,set_co2;wire [3:0]mode_flag;assign dian=1'b0;devide_f u1(_1HZ,_10ms,_250ms,_500ms,reset,clk); //分频，得到4种不同频率的时钟信号key_press u2(_10ms,MODE,Keydone1); //模式档按钮去抖动key_press u20(_10ms,BT2,Keydone2); //调节按钮去除抖动mode u3(Keydone1,mode_flag); //通过模式按钮产生不同模式second u4(_1HZ,reset,mode_flag,Keydone2,SH24,SL24,co1); //秒计时minute u5(co11,reset,MH24,ML24,co2); //分计时hour u6(co22,reset,HH24,HL24); //小时计时SEG7_LUT u7(DML,ML); //4个数码管显示SEG7_LUT u8(DMH,MH);SEG7_LUT u9(DHL,HL);SEG7_LUT u10(DHH,HH);display_LED u11(DSL,SL); //LED灯显示秒或模式灯display_LED u12(DSH,SH);mode_chooseu13(mode_flag,Keydone2,_250ms,co1,co2,set_co2,co11,co22,co 111,co222); //选择模式进行不同操作hour12_24 u14(HH24,HL24,HH12,HL12); //12--24小时切换boshi u15(HH,HL,MH,ML,SH,SL,_1HZ,bao_signal); //整点报时set_naozhongu16(co111,co222,set_HH,set_HL,set_MH,set_ML,set_co2); //设置闹钟时间Naozhongu17(Alarm_ctr,_500ms,set_HH,set_HL,set_MH,set_ML,HH24, HL24,MH24,ML24,nao_signal);//任意闹钟响应LUT_modeu18(mode_flag,H12_24,HH12,HL12,HH24,HL24,MH24,ML24, set_HH,set_HL,set_MH,set_ML, MH,ML,HH,HL);//通过模式选择数码管显示LED_mode u19(mode_flag,SH24,SL24,SH,SL); 模式选择LED灯显示Endmodule分频模块：分频模块的作用主要是要获得各种频率的时钟信号。

多功能数字钟设计(Verilog语言编写)

多功能数字钟设计院系：电光学院班级：***学号： ***姓名： ***指导老师：***时间：2010.4.20.摘要：利用QuartusII软件设计一个数字钟，利用模块化的程序设计思想，核心模块均采用Verilog语言编写（译码显示模块采用原理图设计），软件仿真调试编译成功后，再下载到SmartSOPC实验系统中。

经过硬件测试，查找软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟。

关键词：QuartusII; 多功能数字钟; 模块化; Verilog; 可编程;Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of Verilog language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software.Keywords:QuartusII; digital bell; blocking method; VHDL; programmable; hardware目录设计内容简介 (3)设计要求说明 (3)方案论证（整体电路设计原理） (3)各子模块设计理 (5)分频模块： (5)计数模块： (7)--校准模块程序实现： (8)--秒计数模块程序实现： (9)--分计数模块程序实现： (10)--时计数模块程序实现： (10)整点报时模块： (12)闹钟设定模块： (13)--闹钟调节模块程序实现： (14)--输出信号选择模块程序实现： (14)彩铃模块： (15)译码显示模块： (18)万年历模块： (19)--日计数模块程序设计： (20)--月计数模块程序设计： (23)--年计数模块程序设计： (23)--万年历波形仿真结果： (25)结论： (26)实验感想： (26)附图： (27)设计内容简介设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、快速较秒等功能。

数字电路时钟设计verilog语言编写-

数字电路时钟设计verilog语言编写-电子线路设计与测试实验报告一、实验名称多功能数字钟设计二、实验目的1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程；2.熟悉一种EDA软件使用；3.掌握Verilog设计方法；4.掌握分模块分层次的设计方法；5.用Verilog完成一个多功能数字钟设计。

三、设计内容及要求1．基本功能具有“秒”、“分”、“时”计时功能，小时按24小时制计时。

具有校时功能，能对“分”和“小时”进行调整。

2.扩展功能仿广播电台正点报时。

在59分51秒、53秒、55秒、57秒发出低音512Hz 信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。

定时控制，其时间为23时58分。

3.选做内容任意时刻闹钟（闹钟时间可设置）。

自动报整点时数。

四．系统框图与说明数字钟框图1.数字钟电路系统由主体电路和扩展电路两大部分所组成。

2.秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。

3.计数器的输出经译码器送显示器。

五．设计步骤1.列写多功能数字钟设计--层次结构图多功能数字钟顶层模块（clock_main.v）小时计数器（counter24.v）分钟计数器（counter60.v）秒钟计数器（counter60.v）6进制计数器（counter6.v）10进制计数器（counter10.v）6进制计数器（counter6.v）10进制计数器（counter10.v）分频模块（fre_divider.v）固定时刻闹钟设定校时模块任意时刻闹钟（setclock.v）整点报时模块（baoshi.v）2.拟定数字钟的组成框图，在Max+Plus II软件中，使用Verilog 语言输入，采用分层次分模块的方法设计电路；3.设计各单元电路并进行仿真；4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合；5.下载到Cyclone II FPGA实验平台上，实际测试数字钟的逻辑功能。

(完整word版)Verilog数字钟设计实验报告

基于FPGA实现多功能数字钟——电子系071180094王丛屹摘要本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，并通过ISE完成综合、仿真.此程序通过下载到FPGA 芯片后,可应用于实际的数字钟显示中，实现了基本的计时显示和设置，调整时间，闹钟设置的功能.［关键词］FPGA；Verilog HDL；数字钟一、多功能数字钟的设计设计一个多功能数字时钟，具有时分、秒计数显示、闹钟功能。

能够利用按键实现对闹钟时间的设定并在当前显示时间到时后能够进行闹钟提示.能够利用按键实现“较时”、“较分"功能，随时对数码管的显示进行校正和校对.数字中系统主要由系统时钟，三个功能按键（mode,turn ，change ），FPGA ，数码管和蜂鸣器部分组成。

图：多功能数字钟总体设计模块以下就各个模块说明其功能1. 分频模块由于FPGA内部提供的时钟信号频率大约为50MHz，在这需要将它转化成1Hz的标准时钟信号供数字钟的计时显示；在此我采用了级联分频法.RTL图如下：代码如下：always ＠(posedge clk_1)if ( cnt2 〈156/2—1）/////////////////////////////////////100分频,生成10000Hz信号begincnt2 〈= cnt2 + 1;endelsebegincnt2 〈= 0；clk_2 <= ~clk_2;endalways @(posedge clk_2)if ( cnt5 〈10/2-1) /////////////////////////////////////////10分频,生成1kHz标准信号begincnt5〈= cnt5 + 1;endelsebegincnt5〈= 0；clk_1k〈= ～clk_1k;endalways ＠(posedge clk_2)if ( cnt3 < 100/2—1）//////////////////////////////////////////100分频，生成100Hz信号begin最终输出的是1Hz，100Hz，1kHz的标准时钟信号clk_1Hz ，clk_100Hz，clk_1k。

简单的数字时钟(verilog设计)

3、计时
if (second0<4'b1001) second0<=second0+4'b1; else second0<=4'b0; if (second1<4'b0101) second1<=second1+4'b1; else second1<=4'b0; if (minute0<4'b1001) minute0<=minute0+4'b1; else minute0<=4'b0; if (minute1<4'b0101) minute1<=minute1+4'b1; else minute1<=4'b0; if (hour1<2'b10) if (hour0<4'b1001) hour0<=hour0+4'b1; else hour0<=4'b0; hour1<=hour1+2'b1; if (hour1==2'b10) if (hour0<4'b0011) hour0<=hour0+4'b1; else hour0<=4'b0; hour1<=2'b0;
谢谢！
2、确认
if (miao==1) nz1<=1;
3、闹铃
if (nz1==1) begin lednz[1]<=1; if((hour_1==hour1)&&(hour_0==hour0)&&(minute_1==minute1)&&(m inute_0==minute0)) lednz[0]<=lednz[0]+1; end

数字系统设计与verilog_HDL课程设计--实用多功能数字钟

数字系统设计与verilogHDL课程设计设计题目：实用多功能数字钟专业：电子信息科学与技术摘要本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。

单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。

关键字：多功能数字钟、Verilog、模块、调试、仿真、功能目录1．课程设计的目的及任务............................................................. 错误！未定义书签。

1.1 课程设计的目的 (4)1.2 课程设计的任务与要求 (4)2．课程设计思路及其原理 (4)3．QuartusII软件的应用 (5)3.1工程建立及存盘 (5)3.2工程项目的编译 (6)3.3时序仿真 (6)4．分模块设计、调试、仿真与结果分析 (7)4.1 clk50mto1时钟分频模块 (7)4.2 adder加法器模块 (7)4.3 hexcounter16 进制计数器模块 (8)4.4 counter_time 计时模块 (8)4.5 alarm闹铃模块 (9)4.6 sound_ddd嘀嘀嘀闹铃声模块 (9)4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (10)4.8 alarm_time闹钟时间设定模块 (10)4.9 bitsel将输出解码成时分秒选择模块 (11)4.10 switch去抖模块 (11)4.11 led译码显示模块 (12)4.12 clock顶层模块 (12)5．实验总结 (14)5．1调试中遇到的问题及解决的方法 (14)5.2实验中积累的经验 (14)5.3心得体会 (14)6．参考文献 (15)1.1 课程设计的目的通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的创新精神。

多功能数字钟设计(Verilog语言编写)

经过硬件测试，查找软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟。