EDA实验报告(12份)
EDA实验报告
EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
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eda技术实验报告EDA技术实验报告引言EDA（Electronic Design Automation）技术是电子设计自动化的缩写，是现代电子设计中不可或缺的一环。
它通过计算机辅助设计，提高了电路设计的效率和质量。
本文将介绍EDA技术的背景、应用和实验结果。
背景随着电子产品的不断发展，电路设计变得越来越复杂，传统的手工设计已经无法满足需求。
EDA技术的出现填补了这一空白。
它利用计算机的强大计算能力和算法，帮助设计师完成电路设计、仿真、布局和验证等工作。
应用1. 电路设计EDA技术的核心应用是电路设计。
通过EDA工具，设计师可以绘制电路图、选择器件、进行参数设置等。
EDA工具还可以自动进行电路优化，提高电路性能。
2. 仿真验证在电路设计完成后，需要对电路进行仿真验证。
EDA技术可以提供准确的仿真结果，帮助设计师分析电路的性能和稳定性。
仿真验证可以帮助设计师发现潜在的问题，提前解决。
3. 物理布局物理布局是将电路逻辑转化为实际的物理结构。
EDA技术可以自动进行物理布局，优化电路的面积和功耗。
物理布局的好坏直接影响到电路的性能和可靠性。
4. 电路验证在电路设计完成后，需要进行电路验证，确保电路的正确性和可靠性。
EDA技术可以自动进行电路验证，提供准确的验证结果。
电路验证可以帮助设计师发现设计缺陷，提高电路的可靠性。
实验设计在本次实验中，我们选择了一款EDA工具进行实验。
首先，我们设计了一个简单的数字电路，包括与门和或门。
然后，利用EDA工具进行电路仿真和优化。
最后，对电路进行物理布局和验证。
实验结果通过实验，我们得到了以下结果：1. 仿真结果显示，设计的数字电路在不同输入条件下均能正确输出结果，验证了电路的正确性。
2. 通过优化算法，我们成功提高了电路的性能，减少了功耗和面积。
3. 物理布局结果显示，电路的布局紧凑，满足了设计要求。
4. 电路验证结果显示，电路的功能和性能均符合设计要求，验证了电路的可靠性。
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EDA技术实验报告1. 背景介绍EDA（Exploratory Data Analysis）是指探索性数据分析，是数据科学和机器学习中一项重要的任务。
通过EDA技术，我们可以对数据集进行可视化和统计分析，从而深入了解数据的特征和结构，为后续的数据处理和建模提供指导。
2. 实验目的本实验旨在通过使用EDA技术来分析一个给定的数据集，并从中获取有价值的信息。
通过实践，我们将深入了解EDA技术的应用和优势。
3. 实验步骤步骤1：导入数据首先，我们需要将实验所需的数据导入到Python的数据分析库中。
我们可以使用pandas库读取数据集，并将其存储为DataFrame对象，以便后续的分析和处理。
import pandas as pd# 读取数据集data = pd.read_csv('data.csv')步骤2：数据概览在进行数据分析之前，我们先要对数据进行整体的了解。
我们可以通过以下几个步骤来获取数据的概览信息：1.查看数据的前几行，了解数据的结构和格式。
data.head()2.查看数据的基本统计信息，包括均值、标准差、最小值、最大值等。
data.describe()3.检查数据中是否存在缺失值或异常值。
data.isnull().sum()步骤3：数据可视化EDA技术的核心之一是数据可视化。
通过可视化数据，我们可以更直观地理解数据的分布和关系。
下面是几种常用的数据可视化方法：1.直方图：用于展示数值型数据的分布情况，可以帮助我们了解数据的集中趋势和离散程度。
data['column'].plot.hist()2.散点图：用于展示两个数值型变量之间的关系，可以帮助我们发现数据的相关性。
data.plot.scatter(x='column1', y='column2')3.条形图：用于展示类别型数据的分布情况，可以帮助我们比较不同类别之间的差异。
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实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。
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姓名：郭灵芝学号：0704240115班级：通信一班07042200实验一0704240115 郭灵芝通信一班一．实验内容1.调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。
2.加入信号源频率5kHz(幅度1mV) ，调节电路使输出不失真，测试此时的静态工作点值。
测电路的输入电阻、输出电阻和电压增益；3.设计一个分压偏置的单管电压放大电路，要求信号源频率5kHz(幅度1mV) ，负载电阻5.1kΩ，电压增益大于50。
4.测电路的频率响应曲线和f L、f H值。
二．放大电路的原理图（1-1）放大电路的原理图R为滑动变阻器，该电路用的是三极管来实现放大，采用的是电压偏置，接法是共射极，1R的大小从而改变三极管的静态工作点，使三极管处于正常放通过它改变接入电路中的1大状态。
为了确定好的静态工作点，进行如下静态分析：上面图1-1的静态电路如下（1-2）放大电路所对应的静态电路可以用两个交流电压表分别测量输入电压和输出电压，输出电压除以输入电压即为放大倍数。
为了保证放大电路工作在放大区（可用示波器监测，保证波形不失真），将交流输入电压调为1mv,2mv,3mv 。
电压表均用交流模式。
当交流信号源取下表所示不同值时，读出电压表的读数，即i V 和0V ，并计算电压的放大倍数。
（表一）结论：当三极管工作在放大区时，其电压放大倍数近似为常数。
即输入电压随输入电压线性变化。
且放大倍数符合大于50的要求。
（表二）结论1R 调到10%到80%之间时三极管都正常放大，这可以通过C I 与B I 的比值即β来确定，在这个区间里β基本保持不变，当然1R 处于0%到10%之间的确定不了，这个还要通过实际测量的β来确定。
三．失真研究1. 电位器调到0%，交流信号保持20mv ，5 KHz ，输出信号如下（1-3）饱和失真的波形图此时负半周出现了失真，即削底，对于NPN 管说明出现了饱和失真。
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EDA实验报告班级：应电1021姓名：学号：2010272106实验一熟悉QuartusⅡ的设计过程一、实验目的：1、掌握QuartusⅡ安装过程；2、熟悉QuartusⅡ设计环境；3、掌握QuartusⅡ的设计过程。
二、实验内容及步骤（一）、安装QUARTUS II。
注：第一次安装QUARTUS要安装license。
（二）、QUARTUSⅡ设计开发步骤1、在windows中建立一个文件夹，用于保存设计工程项目的有关文件。
注：设计工程项目的有关文件不能保存在根目录下，必须保存在一个文件夹之下；文件夹不能用中文，不可带空格，最好也不要用数字。
例如建立的文件夹：E：\mux.2、点击QUARTUSⅡ7.2打开QUARTUSⅡ7.2设计窗口。
3、建立工程及相关设计文件，对工程文件进行逻辑综合。
（查看设计实体的RTL图）4、对设计做功能仿真，验证设计实体逻辑功能。
5、管脚锁定及结构综合（适配）。
6、进行时序仿真，验证设计的时序是否满足设计要求。
7、执行文件汇编，生成下载所需的文件。
8、编程下载。
注：详细的使用说明见教材相关章节。
（三）例：用VHDL实现8位加法器设计（参照教材p131-135）VHDL程序如下：-- Quartus II VHDL Template-- Unsigned Adderlibrary ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity unsigned_adder isgeneric(DATA_WIDTH : natural := 8);port(a : in unsigned ((DA TA_WIDTH-1) downto 0);b : in unsigned ((DA TA_WIDTH-1) downto 0);result : out unsigned ((DA TA_WIDTH-1) downto 0));end entity;architecture rtl of unsigned_adder isbeginresult <= a + b;end rtl;编译及仿真实验二 4位二进制加法器的设计一、实验目的1、巩固QUARTUS Ⅱ设计过程和设计环境。
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EDA实验报告一、引言EDA（Exploratory Data Analysis）是一种数据分析的方法，旨在通过可视化和统计方法探索数据集的潜在模式、特征和异常值。
本实验旨在通过使用EDA技术，对给定的数据集进行分析和解释，以揭示数据集中的有意义信息。
二、数据集介绍本实验使用的数据集是关于某公司员工的绩效评估数据。
数据集包含几个重要变量，如员工的工作满意度、绩效评估得分、月均工作小时数等，共计有10个变量。
其中，工作满意度（satisfaction_level）和绩效评估得分（last_evaluation）为连续变量，而其他变量为离散变量。
三、数据预处理在进行EDA之前，我们首先对数据集进行了预处理。
具体步骤如下：1. 查看缺失值：通过使用缺失值检测方法，我们发现数据集中没有任何缺失值。
2. 删除重复值：通过检查数据集中的重复值，我们删除了其中的重复数据。
3. 处理异常值：通过使用离群值检测方法，我们发现某些变量存在异常值。
为了保证数据的准确性和可靠性，我们决定剔除这些异常值。
四、数据探索在进行EDA之前，我们首先对数据集中的各个变量进行了分布统计和描述性分析。
其中，我们计算了各个变量的平均值、中位数、标准差等统计指标，并绘制了直方图、箱线图和相关系数矩阵等图形。
1. 工作满意度分布通过对工作满意度进行可视化，我们发现该变量呈现近似正态分布的趋势，大部分员工的工作满意度集中在0.6-0.8之间。
2. 绩效评估得分分布通过对绩效评估得分进行可视化，我们发现该变量呈现双峰分布的特点，大部分员工的绩效评估得分集中在0.5-0.7和0.8-1.0之间。
3. 员工离职情况分析通过对离职率进行可视化，我们发现离职率大约为24%。
同时，我们还分析了不同离职情况下的其他变量的分布情况，发现离职员工的工作满意度明显低于未离职员工。
4. 关键变量相关性分析通过计算各个变量之间的相关系数，我们发现工作满意度与绩效评估得分呈现正相关关系，而与其他变量之间的相关性较弱。
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EDA实验报告EDA实验报告1实验一单管电压放大电路一、实验内容1、设计一个分压偏置的单管电压放大电路，要求信号源频率5kHz(幅度10mV) ，负载电阻5.1kΩ，电压增益大于50。
2、调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。
3、调节电路静态工作点(调节电位计)，使电路输出信号不失真，并且幅度最大。
在此状态下测试：①电路静态工作点值；②三极管的输入、输出特性曲线和 、r be、r ce值；③电路的输入电阻、输出电阻和电压增益；④电路的频率响应曲线和f L、f H值。
二、实验原理当三级管工作在放大区时具有电流放大作用，只有给放大电路中的三极管提供合适的静态工作点才能保证三极管工作在放大区，如果静态工作点不合适，输出波形就会产生非线性失真—饱和失真和截止失真，而不能正常放大。
当静态工作点设置在合适的位置时，即保证三级管在交流信号的整个周期内均工作在放大区时，三极管有电流放大特性，通过适当的外接电路，可实现电压放大。
表征放大电路放大特性的交流参数有电压放大倍数、输入电阻、输出电阻。
由于电路中有电抗元件电容，另外三极管中的PN结有等效电容存在，因此，对于不同频率的输入交流信号，电路的电压放大倍数不同，电压放大倍数与频率的关系定义为频率特性，频率特性包括：幅频特性—即电压放大倍数的幅度与频率的关系；相频特性—即电压放大倍数的相位与频率的关系。
三、单管电压放大电路电路图图1. 分压偏置的单管电压放大电路注：滑动变阻器的最大阻值为20K 。
四、静态工作点分析BJT的基本特点是通过电流控制实现放大作用，但是这种放大作用并不是在任何情况下都能实现。
如果静态工作点过高，BJT就会从放大转化为饱和，从而产生饱和失真；如果静态工作点过低，BJT就会从放大转化为截止，从而产生截止失真。
反映到输出电压的波形上，饱和失真表现为削底现象，截止失真表现为削顶现象。
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EDA实验报告焦中毅201300121069实验1 4选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M （A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
四、实验要求1．用硬件描述语言编写四位二进制码 比较器的源文件； 2．对设计进行仿真验证； 3．编程下载并在实验开发系统上进行 硬件验证。
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实验二用图形法设计模为12的同步计数器一、实验目的：掌握MAXPLU SⅡ的图形输入法和仿真过程（1）掌握图形输入法（2）熟悉仿真方法（3）理解时序仿真（4）掌握用图形编辑法实现组合逻辑电路设计思想。
二、实验内容：用图形法设计模为12的同步计数器三、实验设计及步骤：1、新建“grap”文件，绘制实验原理图。
实验原理图如下：实验的截图如下图：2、通过编译之后进行项目检验，没有错误。
3、建立波形输入文件（也称仿真器通道文件SCF）（1）在File 菜单里面选择New 打开新建文件类型对话框。
选择Waveform Editor File 项单击OK。
（2）在波形编辑器窗口的Name下单击鼠标右键，出现浮动的菜单，选择Enter Nodes from SNF...可以打开“从SNF文件输入观测点”的对话框。
（3）在Type区选择Input和Output，在默认的情况下是打开的，单击List按钮，可在Available Nodes & Groups区看到设计文件中使用的输入/输出信号，单击=>按钮可以将这些信号选择到Selected Nodes & Groups区。
单击OK按钮，关闭对话框即可看到波形编辑窗口，将此波形文件保存为默认名。
波形编辑器窗口Name的浮动菜单4、右键，在出现的对话框中选择“enter nodes from snf”，将所有的选项导入到波形中。
列出输入/输出信号波形文件中的输入输出信号（1）在模为12的计数器中，我们将信号“en”从头到尾，即从0ns到1000ns赋值为‘1’。
选中信号“en”，单击“Name”区中的“en”信号，可看见“en”信号变为黑色，表示被选中；单击即可将“en”信号赋为‘1’（2）采用同样的方式可将信号“clear”从0ns到1000ns赋值为“1”，为观察其清零的作用，将在240ns到300ns之间将其赋值为“0”（因为该信号低电平有效将鼠标移到“clear”信号的240ns处按住鼠标左键并向右拖动鼠标300ns处，松开鼠标左键可以看到这段区域为黑色，被选中，单击工具条中的即可。
EDA实验报告
EDA课程实践感悟EDA是电子设计自动化（Electronic Design Automation）的英文缩写，是随着集成电路和计算机技术飞速发展应运而生的一种快速、有效、高级的电子设计自动化工具。
这次学校为我们安排的EDA 课程包括了课堂讲授、课后自修以及课程实验三个环节，从这次课程当中我学习到了很多关于电子设计自动化的基础知识，锻炼提高了多方面的综合能力。
一自己对EDA的了解通过课堂老师的讲述和课后对书本的自习，我初步了解了EDA的特征和优势，目标和流程并知道了一些EDA公司和工具，并学习了可编程逻辑器件基础。
1 EDA的特征和优势在现代电子设计中，几乎所有的设计工作都需要在计算机上进行。
，设计者只需完成对系统功能的描述，就可以由计算机软件进行处理得到设计结果。
EDA以硬件描述语言(Hardware Description Language)为系统逻辑描述手段完成的设计文件可以自动完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、布局布线和仿真测试，直至实现既定的电子线路系统功能。
飞速发展EDA 技术使得“自定而下”的设计方法被广泛使用。
在这种新的设计方法中，由用户也对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路ASIC来实现。
用户首先从系统级设计入手，在顶层进行功能方框图的划分和结构设计；在方框图以及进行仿真、纠错看，并用硬件描述语言对高层次的系统行为进行描述；用逻辑综合优化工具生成具体的门级逻辑电路的网表，其对应的物理实现可以是印制电路板或专用集成电路。
EDA技术便利了复杂系统的设计，为用户提供了强大的系统建模和电路仿真功能，全方位地利用计算机和自动设计、仿真和测试技术，降低了设计者的硬件知识和硬件经验的要求。
2 EDA的设计流程一个典型的EDA 设计流程主要包括设计准备，设计输入、设计处理、器件变成和设计验证等五个基本步骤。
设计输入有多种方式，包括采用硬件描述语言进行设计的文本输入方式、图形输入方式和波形输入方式，或者采用文本、图形两者混合的设计输入方式，也可以采用“自顶向下”的层次设计方法，将多个输入和并为一个设计文件。
EDA实验报告
sum: out std_logic_vector(n downto 1);
cout: out std_logic
);
end siwei;
architecture Behavioral of siwei is
component quanjia
port (a,b,cin:in std_logic;
when"110"=>Y<="01000000";
when"111"=>Y<=;
whenothers=>null;
endcase;
elseY<=;
endif;
endprocess;
endBehavioral;
仿真结果：
2. 60进制计数器
实验程序：
library IEEE;
use Uncomment the following lines to use the declarations that are
仿真结果：
实验二、四位全加器和8位移位寄存器设计实验
1、实验目的
1)学习了解加法器工作原理。
2)学习用VHDL语言设计全加器的设计方法。
3)学习使用元件例化的方法设计多位加法器。
4）了解移位寄存器的工作原理
5）学习移位寄存器设计方法
2、实验内容
1）用VHDL语言设计全加器。
2）用元件例化方法设计一个四位二进制加法器。
验一:译码器及计数器设计实验
1、实验目的
1）复习二进制译码器的功能。
2）学习VHDL语言源程序输入方法。
3)学习VHDL语言源程序检查和修改。
EDA实验报告(包含多个实验)
海南大学EDA实验报告学院：信息科学与技术学院专业班级：09理科实验班课程：EDA任课教师：***姓名：***学号：**************实验一 MAX –plusII及开发系统使用一、实验目的1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、掌握层次化设计的方法3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。
三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。
它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。
4位全加器设计一个4位全加器可以由4个1位全加器构成，如图1.1所示，1位的全加器串行联接可以实现4位的二进制全加器。
图1.1 4位全加器电路原理图1位全加器可以由两个半加器和一个或门构成，如图1.2所示。
图1.2 全加器电路原理图1位半加器可以由与、或、非等基本门构成，如图1.3所示。
图1.3 半加器电路原理图根据实验原理中，采用层次法设计一个4位全加器。
四、实验步骤1、如图1.3所示，利用MAX-plusⅡ中的图形编辑器设计一半加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。
注意：编译之前必须将文件设为当前文件。
2、建立一个更高得原理图设计层次，如图1.2所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。
3、再建立一个更高得原理图设计层次，如图1.1所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真。
五、实验报告要求：详细描述4位全加器的设计过程，给出各层的电路原理图、元件图（原理图）以及对应的仿真波形；给出加法器的延时情况；最后给出硬件测试的流程和结果。
1)半加器图半加器仿真图2)全加器图全加器仿真图3)四位全加器仿真图实验二十进制计数器一、实验目的学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
EDA实验报告
EDA实验报告一、实验目的本次 EDA 实验的主要目的是熟悉电子设计自动化（EDA）软件的使用，掌握数字电路的设计、仿真和实现流程，提高对数字逻辑电路的理解和设计能力。
二、实验设备与环境1、计算机一台2、 EDA 软件（如 Quartus II 等）三、实验原理1、数字逻辑基础数字电路中的基本逻辑门包括与门、或门、非门、与非门、或非门等。
通过这些基本逻辑门的组合，可以实现各种复杂的数字逻辑功能。
2、组合逻辑电路组合逻辑电路的输出仅取决于当前的输入，不存在存储单元。
常见的组合逻辑电路有加法器、编码器、译码器等。
3、时序逻辑电路时序逻辑电路的输出不仅取决于当前的输入，还与电路的过去状态有关。
常见的时序逻辑电路有计数器、寄存器等。
四、实验内容1、设计一个简单的加法器使用基本逻辑门设计一个两位加法器，输入为两个两位的二进制数A 和 B，输出为它们的和 S 以及进位 C。
2、设计一个 4 位计数器实现一个 4 位的计数器，能够在时钟信号的上升沿进行计数，计数范围为 0 到 15。
3、设计一个数码管显示译码器将输入的 4 位二进制数转换为数码管的 7 段显示编码，实现数字 0 到 9 的显示。
五、实验步骤1、加法器设计（1）打开 EDA 软件，创建一个新的项目。
（2）使用原理图输入方式，绘制出加法器的逻辑电路图，包括两个半加器和一个或门。
（3）对设计进行编译，检查是否存在语法错误。
（4）创建仿真文件，设置输入信号的激励，进行功能仿真，观察输出结果是否符合预期。
2、计数器设计（1）在项目中新建一个模块，使用 Verilog HDL 语言描述计数器的功能。
（2）编写测试代码，对计数器进行仿真验证。
（3）将计数器下载到硬件开发板上，通过观察实际的输出结果验证其功能。
3、数码管显示译码器设计（1）同样使用原理图输入方式，设计数码管显示译码器的逻辑电路。
（2）进行编译和仿真，确保译码器的功能正确。
（3）将译码器与计数器连接起来，实现数码管的动态显示。
EDA技术及应用实验报告
一、实验目的
1.在掌握可控脉冲发生器的基础上了解正负脉宽数调制信号发生的原理
2.熟练的运用示波器观察试验箱上的探测点波形
3.掌握时序电路设计的基本思想
二、实验内容：
本实验的任务是设计一个正负脉宽数控调制信号发生器。要求能够输出正负脉宽数控的脉冲波，正脉冲调制的脉冲波和负脉冲调制的脉冲波。试验中的时钟信号选择模块的1MHz信号。用拨档开关K1~K8作为正脉冲脉宽的输入，用S1~S8作为负脉冲脉宽的输入，可在Quartus II中查看仿真图，或查看时序仿真图。
C，对仿真软件很不熟悉。本实验用到了元件例化，要将四位全加器的.VHD文件复制到八位全加器的文件夹里。最开始的时候不知道这一点，所以八位全加器在运行是出错。通过老师的帮助知道了应该如何正确的操作，完成了实验。
五、实验心得。
第一次上机实验让我学会了如何使用Quartus II仿真软件，这个软件和以前用到的软件都不一样，它在计算机上完成管脚的绑定，然后通过下载线下载到芯片上就可以实现需要的功能。通过这次实验，也让我对元件例化有了更好的了解。基本掌握了全加器的工作原理，对VHDL编程语言有了更深入的理解。
实验二
姓 名:学 号:班 级:
指导老师:日 期:
一、实验目的
1.了解数字秒表的工作原理
2.进一步熟悉用VHDL语言编写驱动七段码管显示的代码
3.掌握VHDL编写中的一些小技巧
二、实验内容：
本实验的任务就是设计一个秒表，系统时钟选择时钟模块的1MHz，由于计时时钟信号为100Hz ,因此需要对系统时钟进行10000分频才能得到，因为七段码管需要扫描显示，本实验选择1MHz。另外为了控制方便，需要一个复位开关，使能计时按键，分别使用拨档开关K1,K2，拨动K1系统复位，所有寄存器全部清零。拨动K2秒表启动计时；如果再次拨动K2，秒表停止计时，除非拨动K1，系统才能复位，显示全部为00-00-00。
EDA实验报告含结果图
EDA电子课程实验报告专业：班级：姓名：学号：实验一四人表决器一实验目的1、熟悉Quartus II软件的使用。
2、熟悉EDA-IV实验箱。
3、熟悉EDA开发的基本流程。
二硬件需求1、RC-EDA-IV型实验箱一台；2、RC-EDA-IV型实验箱配套USB-Blaster下载器一个；3、PC机一台。
三实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
四人表决器顾名思义就是由四个人来投票，当同意的票数大于或者等于3人时，则认为同意；反之，当否决的票数大于或者等于2人时，则认为不同意。
实验中用4个拨挡开关来表示4个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。
表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。
四实验内容VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity EXP3 isport(k1,K2,K3,K4 : in std_logic;ledag : out std_logic_vector(3downto 0);m_Result : out std_logic);end EXP3;--------------------------------------------------------------------architecture behave of EXP3 issignal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0);beginprocess(K1,K2,K3,K4)beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;end process;process(K1_Num,K2_Num,K3_Num,K4_Num,)beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num;end process;process(K_Num) beginif(K_Num>2) thenm_Result<='1';elsem_Result<='0';end if;end process;end behave;实验电路实验二格雷码转换一实验目的1、了解格雷码变换的原理。
eda课程设计实验报告
eda课程设计实验报告一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握EDA工具的使用方法。
2. 学生能运用所学知识，设计并实现基本的数字电路。
3. 学生了解数字电路的设计流程，掌握设计规范，具备初步的电路分析能力。
技能目标：1. 学生能独立操作EDA软件，完成电路的原理图绘制、仿真和布局布线。
2. 学生通过实验报告的撰写，提高实验数据分析、总结归纳的能力。
3. 学生在小组合作中，提高沟通协调能力和团队协作能力。
情感态度价值观目标：1. 学生培养对电子科学的兴趣，激发创新意识，增强实践能力。
2. 学生在实验过程中，形成严谨的科学态度，提高问题解决能力。
3. 学生通过课程学习，认识到科技发展对国家和社会的重要性，增强社会责任感。
课程性质：本课程为实践性较强的电子设计课程，旨在培养学生的实际操作能力、创新意识和团队合作精神。
学生特点：六年级学生具有一定的电子知识基础，好奇心强，喜欢动手实践，但需加强对理论知识的理解和应用。
教学要求：结合学生特点，注重理论与实践相结合，充分调动学生的积极性，提高学生的实践能力和创新能力。
将课程目标分解为具体的学习成果，便于教学设计和评估。
二、教学内容根据课程目标，本章节教学内容主要包括以下几部分：1. EDA基本概念与工具介绍- 电子设计自动化原理简介- 常用EDA软件功能与操作方法2. 数字电路设计基础- 数字电路基本元件及功能- 原理图绘制与仿真分析3. 布局布线与PCB设计- PCB设计流程与方法- 布局布线技巧与规范4. 实验报告撰写- 实验数据整理与分析- 实验总结与反思教学大纲安排如下：第一周：- EDA基本概念与工具介绍- 数字电路基本元件及功能第二周：- 原理图绘制与仿真分析第三周：- 布局布线与PCB设计第四周：- 实验报告撰写教学内容与教材关联性：本教学内容与教材《电子技术基础与实践》第六章“电子设计自动化”相关章节紧密相连，确保了教学内容的科学性和系统性。
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实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形5 实验总结：此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。
实验三异步清零和同步时钟使能的加法计数器的设计1. 实验目的：学习计数器的设计、仿真和硬件测实，进一步熟悉VHDL设计技术。
2. 实验内容：设计一个6位加法计数器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity cnt6 isport (clk,enb,clr:in bit;q: buffer integer range 63 downto 0;cout: out bit );end cnt6;architecture one of cnt6 isbeginprocess(clk,clr,enb)beginif clr='0' then q<=0;elsif clk'event and clk='1' thenif enb='1' thenif q=63 then q<=0;cout<='1';else q<=q+1;end if;end if;end if;end process;end one;4. 仿真波形（如图3-1所示）图3-1 6位异步清零和同步时钟使能的加法计数器仿真波形5. 实验总结：此程序实现的是一个6位异步清零和同步时钟使能的加法计数器，其异步清零端（clr）为低电平有效，使能端（enb）为高电平有效。
当异步清零端为高电平、时钟信号为上升沿（clk'event and clk='1'）、使能端（enb）为高电平（enb='1'）时，开始计数，计数最大值为63，从仿真波形看，实现了该功能。
实验四用原理图输入法设计8位全加器1. 实验目的：熟悉利用Max+plusII的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
2. 实验内容：完成一个8位全加器的设计，并进行仿真测试，给出仿真波形。
3. 8位全加器的设计原理一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接，而1位全加器可由两个半加器和一个或门连接而成。
而在设计时应先设计一个半加器（如图4-1所示），再由半加器构成1位全加器（如图4-2所示），进而由8个1位全加器构成8位全加器（如图4-3所示）。
图4-1 半加器设计原理图图4-2 1位全加器设计原理图图4-3 8位全加器原理图4. 仿真波形（如图4-4所示）图4-4 8位全加器仿真波形5. 实验总结设计8位全加器时应先设计一个半加器，再由半加器构成1位全加器，进而由8个1位全加器构成8位全加器。
实验五2位十进制频率计的设计1. 实验目的：熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设技术和数字系统设计方法。
2. 实验内容：完成2位十进制频率计的设计，并进行仿真测试，给出仿真波形。
3. 实验原理（如图5-1所示）图5-1 2位十进制频率计设计原理图4. 仿真波形（如图5-2所示）图5-2 2位十进制频率计仿真波形5. 实验总结F_IN是待测频率信号，CNT_EN是对待测频率脉冲计数允许信号CNT_EN高电平时允许计数，低电平时禁止计数。
仿真波形显示，当CNT_EN为高电平时允许conter8对F_IN 计数，低电平时conter8停止计数，由锁存信号LOCK发出的脉冲，将conter8中的二个4位十进制数锁存进74374中，并由74374分高低位通过总线H[6..0]和L[6..0]输给74248译码输出显示，即测得的频率值。
此后由清零信号CLR对计数器conter8清零，以备下一周期计数之用。
实验六7段数码显示译码器设计1. 实验目的：学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。
2. 实验内容：设计一个7段数码显示译码器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity shumaguan isport(a : in std_logic_vector(3 downto 0);q : out std_logic_vector(6 downto 0)); end shumaguan;architecture one of shumaguan isbeginprocess(a)begincase a iswhen "0000" => q<="0111111";when "0001" => q<="0000110";when "0010" => q<="1011011";when "0011" => q<="1001111";when "0100" => q<="1100110";when "0101" => q<="1101101";when "0110" => q<="1111101";when "0111" => q<="0000111";when "1000" => q<="1111111";when "1001" => q<="1101111";when others => null;end case;end process;end one;4. 仿真波形（如图6-1所示）图6-1 7段数码显示译码器仿真波形5. 实验总结输出信号q的7位分别接数码管的7个段g、f、e、d、c、b、a，高位在左，低位在右。
例如q输出为“1101101”时，数码管的7个段分别接1、1、0、1、1、0、1，接有高电平的段发亮，数码管显示“5”。
实验七数控分频器的设计1. 实验目的：学习数控分频器的设计、分析和测试方法。
2. 实验内容：设计一个数控分频器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PULSE ISPORT ( CLK: IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC ); END;ARCHITECTURE one OF PULSE IS SIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)V ARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := D;FULL <= '1';ELSE CNT8 := CNT8 + 1;FULL <= '0';END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)V ARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1'THEN CNT2 := NOT CNT2;IF CNT2 = '1' THEN FOUT <= '1';ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV ;END;图7-1 数控分频器仿真波形5. 实验总结数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，本设计中的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。