S3C44B0X处理器体系结构分析.pptx
合集下载
S3C44B0功能模块ppt课件
精选2021版课件
20
4、外部中断控制寄存器（EXTINT）
是为端口PG的功能3—外部中断输入口功能 设置的，用来设置外部中断请求输入的模式：低电平 触发、高电平触发、下降沿触发、上升沿触发或是 边沿触发。（详见P401）
5、外部中断挂起寄存器（EXTINTPND）
外部中断请求（4/5/6/7）共用在中断控制器里的 一个相同的请求队列。外部中断挂起寄存器以对应位 为1来清除外部中断（4/5/6/7）的挂起位。
25
4、节拍中断
▼ RTC滴答时钟用于产生中断请求。 ▼ TICNT寄存器具有一个中断使能位，同时其
中的计数值
用于中断，当计数值减为0时，触发滴答中 断。
▼ 中断时间间隔=（n+1)/128 S,n为节拍时 间
计数值（1--127）
精选2021版课件
26
5、循环复位功能
▼ 通过RTC复位寄存器RTCRST来设置循环 复位功能及循环边界时间（30 S、40 S 50 S）
精选2021版课件
24
3、报警功能
▼ 在掉电模式或正常工作模式下，RTC能在 指定的时间产生告警信号。
▼ 正常工作模式下报警中断ALMING有效， 在断电模式，电源管理苏醒信号PMWKUP 和
ALMINT都有效。 ▼ RTC报警寄存器RTCALM可以设置报警的使
能或禁止以及报警时间。
精选2021版课件
精选2021版课件
30
（2）报警分数据寄存器ALMMIN
（3）、报警时数据寄存器ALMHOUR
精选2021版课件
31
(4) 告警日数据寄存器ALMDAY
(5) 告警月数据寄存器ALMMON (6) 告警年数据寄存器ALMYEAR (7) RTC循环复位寄存器RTCRST
四章节S3C44B0X硬件结构及功能
起始地址 0xc200000 0xc400000 0xc800000 0xc000000 0xe000000 Bank7 结束地址 0xc3fffff 0xc7fffff 0xcffffff 0xcdffffff 0xcffffff
4.2 存储器管理
S3C44BOX存储系统 ---------存储器的大小端模式 的特点
Tcah Tpac
[5:4]
[3:2]
PMC
[1:0]
在nOE上芯片选择保持时间 00=0时钟周期 01=1时钟周期 10=2时钟周期 11=4时钟周期 初值：000
4.2 存储器管理
寄存器定义
---------BANKCONn控制寄存器
S3C44BOX具有8个BANKCONn寄存器，分别对应 着Bank—BANCONn寄存器针对操作时序进行设置，
BANKC ONn
位
Tacs
[14:13]
Tcos
[12:11]
Tacc
[10:8]
Toch
[7:6]
Tcah Tpac
[5:4]
[3:2]
PMC
[1:0]
在nGCSn有效地址保持时间 00=0时钟周期 01=1时钟周期 10=2时钟周期 11=4时钟周期 初值：00
4.2 存储器管理
寄存器定义
位
Tacs
[14:13]
பைடு நூலகம்
Tcos
[12:11]
Tacc
[10:8]
Toch
[7:6]
Tcah Tpac
[5:4]
[3:2]
PMC
[1:0]
页模式配置
00=正常
01=4时钟周期
10=8时钟周期 11=16时钟周期 初值？：00
第五章基于S3C44B0X的嵌入式系统应用开发实例PPT课件
11
5.2.2 S3C44B0X存储器空间划分
❖ 地址空间：
包含8个地址空间，每个地址空间的大小为 32M字节，总共有256M字节的地址空间；
8个地址空间中:
❖6个地址空间可以用于ROM、SRAM等存储 器;
❖2个地址空间用于ROM、SRAM、 FP/EDO/SDRAM等存储器；
❖7个起始地址固定的地址空间；
❖ 第5章 基于S3C44B0X嵌入式系统 应用开发实例
1
5.1 S3C44B0X处理器介绍
❖ Samsung S3C44B0X微处理器是三星公司 专为手持设备和一般应用提供的高性价比和 高性能的微控制器解决方案。
❖ 片内集成ARM7TDMI核，工作在66MHz， 采用0.25μm CMOS工艺制造，并在 ARM7TDMI核基本功能的基础集成了丰富的 外围功能模块，便于低成本设计嵌入式应用 系统。
9
5.2 S3C44B0X存储控制器功能及应用 开发
❖ 5.2.1 S3C44B0X存储控制器概述 ❖ 5.2.2 S3C44B0X存储器空间划分简述 ❖ 5.2.3 S3C44B0X存储控制器相关引脚 ❖ 5.2.4 S3C44B0X存储控制器的特殊功能寄存器 ❖ 5.2.5 S3C44B0X存储器应用编程
2
❖ S3C44B0X特性
内核：2.5V I/O ： 3.0 V 到3.6 V 运行频率：最高为66MHz 封装：160 LQFP / 160 FBGA
3
LQFP：薄型QFP QFP：方型扁平式封装 FBGA：塑料球栅阵列封装
4
基于S3C44B0X的嵌入式系统体系结构
LCD显示
线性Flash （BIOS）
16
❖Bank0：通常，使用Bank0上的NOR
5.2.2 S3C44B0X存储器空间划分
❖ 地址空间：
包含8个地址空间，每个地址空间的大小为 32M字节，总共有256M字节的地址空间；
8个地址空间中:
❖6个地址空间可以用于ROM、SRAM等存储 器;
❖2个地址空间用于ROM、SRAM、 FP/EDO/SDRAM等存储器；
❖7个起始地址固定的地址空间；
❖ 第5章 基于S3C44B0X嵌入式系统 应用开发实例
1
5.1 S3C44B0X处理器介绍
❖ Samsung S3C44B0X微处理器是三星公司 专为手持设备和一般应用提供的高性价比和 高性能的微控制器解决方案。
❖ 片内集成ARM7TDMI核，工作在66MHz， 采用0.25μm CMOS工艺制造，并在 ARM7TDMI核基本功能的基础集成了丰富的 外围功能模块，便于低成本设计嵌入式应用 系统。
9
5.2 S3C44B0X存储控制器功能及应用 开发
❖ 5.2.1 S3C44B0X存储控制器概述 ❖ 5.2.2 S3C44B0X存储器空间划分简述 ❖ 5.2.3 S3C44B0X存储控制器相关引脚 ❖ 5.2.4 S3C44B0X存储控制器的特殊功能寄存器 ❖ 5.2.5 S3C44B0X存储器应用编程
2
❖ S3C44B0X特性
内核：2.5V I/O ： 3.0 V 到3.6 V 运行频率：最高为66MHz 封装：160 LQFP / 160 FBGA
3
LQFP：薄型QFP QFP：方型扁平式封装 FBGA：塑料球栅阵列封装
4
基于S3C44B0X的嵌入式系统体系结构
LCD显示
线性Flash （BIOS）
16
❖Bank0：通常，使用Bank0上的NOR
S3C44B0X处理器体系结构分析
2个硬件断点，没有软件断点； 1个硬件断点，任意多个软件断点； 任意多个软件断点。
22
EmbeddedlCE宏单元组成
一个与EmbeddedlCE 兼容的 ＡＲＭ７ＤＩ 宏单 元包括一个 ＡＲＭ７ 内核、少量的内核调试逻辑、 一个 ＪＴＡＧ测试端口（ ＴＡＰ）控制器和 EmbeddedlCE 宏单元。
Microprocessors, DMA controllers, memory controllers and other higher performance blocks are suited for connection to the AHB/ASB. Lower performance blocks such as UARTs, General Purpose Input/Output (GPIO) and Timers are suited for connection to the APB.
- 16/32-Bit RISC architecture and powerful instruction set with ARM7TDMI CPU core.
- Thumb de-compressor maximizes code density while maintaining performance.
还有一些模块同时具有两种属性，例如直 接存储器存取(DMA)在被编程时是从模块， 但在系统读传输数据时必须是主模块。
如果总线上存在多个主模块，就需要仲裁 器来决定如何控制各种主模块对总线的访 问。虽然仲裁规范是AMBA总线规范中的一 部分，但具体使用的算法由RTL设计工程师 决定，其中两个最常用的算法是固定优先 级算法和循环制算法。
S3C44B0X处理器体系 结构分析
22
EmbeddedlCE宏单元组成
一个与EmbeddedlCE 兼容的 ＡＲＭ７ＤＩ 宏单 元包括一个 ＡＲＭ７ 内核、少量的内核调试逻辑、 一个 ＪＴＡＧ测试端口（ ＴＡＰ）控制器和 EmbeddedlCE 宏单元。
Microprocessors, DMA controllers, memory controllers and other higher performance blocks are suited for connection to the AHB/ASB. Lower performance blocks such as UARTs, General Purpose Input/Output (GPIO) and Timers are suited for connection to the APB.
- 16/32-Bit RISC architecture and powerful instruction set with ARM7TDMI CPU core.
- Thumb de-compressor maximizes code density while maintaining performance.
还有一些模块同时具有两种属性，例如直 接存储器存取(DMA)在被编程时是从模块， 但在系统读传输数据时必须是主模块。
如果总线上存在多个主模块，就需要仲裁 器来决定如何控制各种主模块对总线的访 问。虽然仲裁规范是AMBA总线规范中的一 部分，但具体使用的算法由RTL设计工程师 决定，其中两个最常用的算法是固定优先 级算法和循环制算法。
S3C44B0X处理器体系 结构分析
S3C44B0X硬件结构及功能
fly模式有不可分割的读
I/O装置到存储器之间传输数据。 写周期，在这点上
ZDMA与普通的DMA不
IIS和SBIODM）A与控存制储器器只之能间在传连输到数SP据B。上的同 部 的I/， 存 外O从 储 设外而器之设可和间（以外DM如减部A少可U操A在寻作R外址的T,
周期数。
❖ 概述
4.5 DMA控制器
STE
QDS
CMD
位
[7：6]
[5：4]
[3：2]
[1：0]
软件命令
注意00：:没如有果命以令C。M在D写=0011,1启0,动11Z后D，MCAM操D位作被，自则动D清M除A，请 求/应n01X答:D由R协ＳE议Q／允应Ｗ许启为动连Ｄ接Ｍ模Ａ式操。作，Ｓ／Ｗ启动功能能用在连
续模式下 10:停止ＤＭＡ操作，但nXDREQ仍允许 11:取消ＤＭＡ操作
❖ DMA寄存器 -----------ZDMA控制寄存器
ZDCONn INT
STE
QDS
CMD
位
[7：6]
[5：4]
[3：2]
[1：0]
忽略／允许外部ＤＭＡ 请求(nXDREQ) 00: 允许 01: 禁止
4.5 DMA控制器
❖ DMA寄存器 -----------ZDMA控制寄存器
ZDCONn INT
器ZDISRCn/ ZDCSRCn
ZDISRCn 位
DST [31:30]
DAL [29:28]
ISADDR/CSADD R
[:270]
传输的数据类型 ００：字节 ０１：半字 １０：字 １１：保留 在块传输模式，ＤＳＴ必须是１０
4.5 DMA控制器
❖ DMA寄存器 -----------ZDMA初始/当前源地址寄存
I/O装置到存储器之间传输数据。 写周期，在这点上
ZDMA与普通的DMA不
IIS和SBIODM）A与控存制储器器只之能间在传连输到数SP据B。上的同 部 的I/， 存 外O从 储 设外而器之设可和间（以外DM如减部A少可U操A在寻作R外址的T,
周期数。
❖ 概述
4.5 DMA控制器
STE
QDS
CMD
位
[7：6]
[5：4]
[3：2]
[1：0]
软件命令
注意00：:没如有果命以令C。M在D写=0011,1启0,动11Z后D，MCAM操D位作被，自则动D清M除A，请 求/应n01X答:D由R协ＳE议Q／允应Ｗ许启为动连Ｄ接Ｍ模Ａ式操。作，Ｓ／Ｗ启动功能能用在连
续模式下 10:停止ＤＭＡ操作，但nXDREQ仍允许 11:取消ＤＭＡ操作
❖ DMA寄存器 -----------ZDMA控制寄存器
ZDCONn INT
STE
QDS
CMD
位
[7：6]
[5：4]
[3：2]
[1：0]
忽略／允许外部ＤＭＡ 请求(nXDREQ) 00: 允许 01: 禁止
4.5 DMA控制器
❖ DMA寄存器 -----------ZDMA控制寄存器
ZDCONn INT
器ZDISRCn/ ZDCSRCn
ZDISRCn 位
DST [31:30]
DAL [29:28]
ISADDR/CSADD R
[:270]
传输的数据类型 ００：字节 ０１：半字 １０：字 １１：保留 在块传输模式，ＤＳＴ必须是１０
4.5 DMA控制器
❖ DMA寄存器 -----------ZDMA初始/当前源地址寄存
第9章S3C44B0_2410硬件结构与关键技术分析.pptx
ARM嵌入式系统结构与编程
配套教材：
《ARM嵌入式系统结构与编程》，
邱铁 编著，清华大学出版社，2009,3
TM
1
1
第9章S3C44B0/S3C2410硬件结构 与关键技术分析
S3C44B0 是 基 于 ARM7TDMI 架 构 的 ， S3C2410是基于ARM920T架构的。当前，这 两款芯片在嵌入式开发领域广泛应用。本章 主要介绍S3C44B0和S3C2410的硬件资源和 整体架构，对其存储控制器、NAND Flash控 制原理、时钟电源管理、通用I/O接口和中断 控制器作了详细介绍，并通过一定的实例来 加深读者对关键技术的理解。
外部时钟 外部时钟
Fout PLL 输出（1） PLL 输出（1）
USB 时钟源 晶振
外部时钟 晶振
外部时．PLL（锁相环）
内置时钟发生器的S3C44B0 PLL/ S3C2410MPLL是一个以频率与相位输入信 号的基准的同步输出信号的电路。
TM
9
9
4．上电复位：
晶振开始振荡数毫秒后，当S3C44B0OSC（S3C2410: XTlpll）时钟稳定后nRESET得到释放，PLL开始根据默认 的PLL配置进行运作。
TM
18
18
S3C2410有117个多功能输入/输出引脚。有如下8个端口： 端口A（GPA）：23位输出端口 端口B（GPB）：11位输入/输出端口 端口C（GPC）：16位输入/输出端口 端口D（GPD）：16位输入/输出端口 端口E（GPE）：16位输入/输出端口 端口F（GPF）：8位输入/输出端口 端口G（GPG）：16位输入/输出端口 端口H（GPH）：11位输入/输出端口
10
上电复位时钟锁定
配套教材：
《ARM嵌入式系统结构与编程》，
邱铁 编著，清华大学出版社，2009,3
TM
1
1
第9章S3C44B0/S3C2410硬件结构 与关键技术分析
S3C44B0 是 基 于 ARM7TDMI 架 构 的 ， S3C2410是基于ARM920T架构的。当前，这 两款芯片在嵌入式开发领域广泛应用。本章 主要介绍S3C44B0和S3C2410的硬件资源和 整体架构，对其存储控制器、NAND Flash控 制原理、时钟电源管理、通用I/O接口和中断 控制器作了详细介绍，并通过一定的实例来 加深读者对关键技术的理解。
外部时钟 外部时钟
Fout PLL 输出（1） PLL 输出（1）
USB 时钟源 晶振
外部时钟 晶振
外部时．PLL（锁相环）
内置时钟发生器的S3C44B0 PLL/ S3C2410MPLL是一个以频率与相位输入信 号的基准的同步输出信号的电路。
TM
9
9
4．上电复位：
晶振开始振荡数毫秒后，当S3C44B0OSC（S3C2410: XTlpll）时钟稳定后nRESET得到释放，PLL开始根据默认 的PLL配置进行运作。
TM
18
18
S3C2410有117个多功能输入/输出引脚。有如下8个端口： 端口A（GPA）：23位输出端口 端口B（GPB）：11位输入/输出端口 端口C（GPC）：16位输入/输出端口 端口D（GPD）：16位输入/输出端口 端口E（GPE）：16位输入/输出端口 端口F（GPF）：8位输入/输出端口 端口G（GPG）：16位输入/输出端口 端口H（GPH）：11位输入/输出端口
10
上电复位时钟锁定
S3C44B0X处理器体系结构分
➲ 外部中断、处理异常和软件故意为之都
可以改变处理器操作模式 ➲ 应用程序在 user mode 运行，其它模
式用来处理中断、异常或访问系统保护
资源
寄存器
➲ 37 个 32 位寄存器： 31 个通用寄存器 和 6 个状态寄存器
➲ ARM 状态时 16 个通用寄存器 r0-r15 和程序状态寄存器 cpsr. 其中 r13 通常 用做堆栈指针， r14 用做子程序链接状 态寄存器， r15 用做程序计数器 (PC)
➲ on-the-fly 模式可以减小 DMA 请求周期的 数目
➲ 为了完成 on-the-fly 模式，源的总线尺宽 度应该与目标总线宽度相同
DMA( 四 )
➲ 连接于 SSB( 三星系统总线 ) 的 ZDMA 通道可以完成从外部存储器到外部存储 器之间的数据传输。这一点不同与 BDMA （桥 DMA
S3C44B0X 片上功能 ( 续 )
➲ 5PWM 定时器和 1 个内部定时器 ➲ 看门狗 ➲ 71 个通用 IO 端口， 8 个外部中断源 ➲ 功耗控制： Normal, Slow, Idle, and
Stop mode ➲ 8ch 10bit ADC ➲ RTC ➲ 带 PLL 的片上时钟发生器
➲ 处理后期通过 pc=r14_und 来退出该异常处 理返回到未定义指令的下一条指令的地址
复位
➲ 当 nRESET 信号为低，处理器会放弃指令的 执行并从下一个字地址取指
➲ 当 nRESET 信号再次变高后，处理器执行下 面操作
➲ 将当前 pc 和 cpsr 值写入 r14_svc 和 sபைடு நூலகம்sr_svc
➲ 当写缓冲器模式使能， CPU 不再将数据直接 写入外部存储器而是将数据写入 write buffer
可以改变处理器操作模式 ➲ 应用程序在 user mode 运行，其它模
式用来处理中断、异常或访问系统保护
资源
寄存器
➲ 37 个 32 位寄存器： 31 个通用寄存器 和 6 个状态寄存器
➲ ARM 状态时 16 个通用寄存器 r0-r15 和程序状态寄存器 cpsr. 其中 r13 通常 用做堆栈指针， r14 用做子程序链接状 态寄存器， r15 用做程序计数器 (PC)
➲ on-the-fly 模式可以减小 DMA 请求周期的 数目
➲ 为了完成 on-the-fly 模式，源的总线尺宽 度应该与目标总线宽度相同
DMA( 四 )
➲ 连接于 SSB( 三星系统总线 ) 的 ZDMA 通道可以完成从外部存储器到外部存储 器之间的数据传输。这一点不同与 BDMA （桥 DMA
S3C44B0X 片上功能 ( 续 )
➲ 5PWM 定时器和 1 个内部定时器 ➲ 看门狗 ➲ 71 个通用 IO 端口， 8 个外部中断源 ➲ 功耗控制： Normal, Slow, Idle, and
Stop mode ➲ 8ch 10bit ADC ➲ RTC ➲ 带 PLL 的片上时钟发生器
➲ 处理后期通过 pc=r14_und 来退出该异常处 理返回到未定义指令的下一条指令的地址
复位
➲ 当 nRESET 信号为低，处理器会放弃指令的 执行并从下一个字地址取指
➲ 当 nRESET 信号再次变高后，处理器执行下 面操作
➲ 将当前 pc 和 cpsr 值写入 r14_svc 和 sபைடு நூலகம்sr_svc
➲ 当写缓冲器模式使能， CPU 不再将数据直接 写入外部存储器而是将数据写入 write buffer
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
5
1.Introduction of Samsung ARM CPU embedded Microcontroller Bus architecture
由ARM公司推出的AMBA片上总线受到了广大IP 开发商和SoC系统集成者的青睐，已成为一种流 行的工业标准片上结构。AMBA( Arm Microcontroller Bus architecture)规范主要包括了 AHB (Advanced High performance Bus)系统总线 和APB( Advanced Peripheral Bus)外围总线。
8
AHB （Advanced High performance Bus）
AHB主要用于高性能模块(如CPU、DMA和DSP等)之 间的连接，作为SoC的片上系统总线，它包括以下 一些特性：单个时钟边沿操作；非三态的实现方 式；支持突发传输；支持分段传输；支持多个主 控制器；可配置32位~128位总线宽度；支持字节、 半字节和字的传输。
2Байду номын сангаас
Summarize of S3C44B0X
A photo of ARM-R44B0X-002（S3C44B0X）
3
Inner structure of S3C44B0X
4
Architecture Features
- Integrated system for hand-held devices and general embedded applications.
S3C44B0X 采用在AMBA基础上采用了新的更节 能的总线结构：SAMBA II ( Samsung's ARM CPU embedded Micro-controller Bus Architecture).
6
SAMBA II片上总线
AMBA 2.0规范包括四个部分：AHB、ASB、APB 和Test Methodology。AHB的相互连接采用了传统 的带有主模块和从模块的共享总线，接口与互连 功能分离，这对芯片上模块之间的互连具有重要 意义。AMBA已不仅是一种总线，更是一种带有 接口模块的互连体系。
AHB 系统由主模块、从模块和基础结构
（Infrastructure)3部分组成，整个AHB总线上的
传输都由主模块发出，由从模块负责回应。基础
结构则由仲裁器(arbiter)、主模块到从模块的多
路器、从模块到主模块的多路器、译码器
(decoder)、虚拟从模块(dummy Slave)、虚拟主
模块(dummy Master)所组成。
1)系统初始化为IDLE状态，此时没有传输操作， 也没有选中任何从模块。
2)当有传输要进行时，PSELx＝1，PENABLE＝0， 系统进入SETUP状态，并只会在SETUP 状态停留 一个周期。当PCLK的下一个上升沿时到来时，系 统进入ENABLE 状态。
7
The reason why adopts partitioning blocks onto separate bus connections
In systems which use a common bus, each block adds to the total capacitance on the bus. It is quite common for the total capacitance to exceed the maximum driving capability of buffers in ASIC vendors standard cell libraries. Bus signals are often left under driven, thereby reducing the performance of the bus.
Microprocessors, DMA controllers, memory controllers and other higher performance blocks are suited for connection to the AHB/ASB. Lower performance blocks such as UARTs, General Purpose Input/Output (GPIO) and Timers are suited for connection to the APB.
9
AHB 总线 互连 结构
图
AHB总线互连结构图
10
APB：Advanced Peripheral Bus
APB主要用于低带宽的周边外设之间的连接，例 如UART、1284等，它的总线架构不像AHB支持多 个主模块，在APB里面唯一的主模块就是APB桥。 其特性包括：两个时钟周期传输；无需等待周期 和回应信号；控制逻辑简单，只有四个控制信号。
S3C44B0X处理器体系 结构分析
体系结构、接口功能
1
Contents
Introduction of Samsung ARM CPU embedded Microcontroller Bus architecture
The Usage of ICE 引脚定义 Application of S3C44B0X
- On-chip ICEbreaker debug support with JTAGbased debugging solution.
- 32x8 bit hardware multiplier. - New bus architecture to implement Low-Power
SAMBA II(SAMSUNG's ARM CPU embedded Micro-controller Bus Architecture).
- 16/32-Bit RISC architecture and powerful instruction set with ARM7TDMI CPU core.
- Thumb de-compressor maximizes code density while maintaining performance.
1.Introduction of Samsung ARM CPU embedded Microcontroller Bus architecture
由ARM公司推出的AMBA片上总线受到了广大IP 开发商和SoC系统集成者的青睐，已成为一种流 行的工业标准片上结构。AMBA( Arm Microcontroller Bus architecture)规范主要包括了 AHB (Advanced High performance Bus)系统总线 和APB( Advanced Peripheral Bus)外围总线。
8
AHB （Advanced High performance Bus）
AHB主要用于高性能模块(如CPU、DMA和DSP等)之 间的连接，作为SoC的片上系统总线，它包括以下 一些特性：单个时钟边沿操作；非三态的实现方 式；支持突发传输；支持分段传输；支持多个主 控制器；可配置32位~128位总线宽度；支持字节、 半字节和字的传输。
2Байду номын сангаас
Summarize of S3C44B0X
A photo of ARM-R44B0X-002（S3C44B0X）
3
Inner structure of S3C44B0X
4
Architecture Features
- Integrated system for hand-held devices and general embedded applications.
S3C44B0X 采用在AMBA基础上采用了新的更节 能的总线结构：SAMBA II ( Samsung's ARM CPU embedded Micro-controller Bus Architecture).
6
SAMBA II片上总线
AMBA 2.0规范包括四个部分：AHB、ASB、APB 和Test Methodology。AHB的相互连接采用了传统 的带有主模块和从模块的共享总线，接口与互连 功能分离，这对芯片上模块之间的互连具有重要 意义。AMBA已不仅是一种总线，更是一种带有 接口模块的互连体系。
AHB 系统由主模块、从模块和基础结构
（Infrastructure)3部分组成，整个AHB总线上的
传输都由主模块发出，由从模块负责回应。基础
结构则由仲裁器(arbiter)、主模块到从模块的多
路器、从模块到主模块的多路器、译码器
(decoder)、虚拟从模块(dummy Slave)、虚拟主
模块(dummy Master)所组成。
1)系统初始化为IDLE状态，此时没有传输操作， 也没有选中任何从模块。
2)当有传输要进行时，PSELx＝1，PENABLE＝0， 系统进入SETUP状态，并只会在SETUP 状态停留 一个周期。当PCLK的下一个上升沿时到来时，系 统进入ENABLE 状态。
7
The reason why adopts partitioning blocks onto separate bus connections
In systems which use a common bus, each block adds to the total capacitance on the bus. It is quite common for the total capacitance to exceed the maximum driving capability of buffers in ASIC vendors standard cell libraries. Bus signals are often left under driven, thereby reducing the performance of the bus.
Microprocessors, DMA controllers, memory controllers and other higher performance blocks are suited for connection to the AHB/ASB. Lower performance blocks such as UARTs, General Purpose Input/Output (GPIO) and Timers are suited for connection to the APB.
9
AHB 总线 互连 结构
图
AHB总线互连结构图
10
APB：Advanced Peripheral Bus
APB主要用于低带宽的周边外设之间的连接，例 如UART、1284等，它的总线架构不像AHB支持多 个主模块，在APB里面唯一的主模块就是APB桥。 其特性包括：两个时钟周期传输；无需等待周期 和回应信号；控制逻辑简单，只有四个控制信号。
S3C44B0X处理器体系 结构分析
体系结构、接口功能
1
Contents
Introduction of Samsung ARM CPU embedded Microcontroller Bus architecture
The Usage of ICE 引脚定义 Application of S3C44B0X
- On-chip ICEbreaker debug support with JTAGbased debugging solution.
- 32x8 bit hardware multiplier. - New bus architecture to implement Low-Power
SAMBA II(SAMSUNG's ARM CPU embedded Micro-controller Bus Architecture).
- 16/32-Bit RISC architecture and powerful instruction set with ARM7TDMI CPU core.
- Thumb de-compressor maximizes code density while maintaining performance.