FPGA_CPLD设计开发流程快速入门指南 ALTERA篇QuartusII 史上最全
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（1）选择菜单【Processing】→【Start Compilation】后，即可开始全编译过程，如果顺 利的话，将如下图所示：
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（2）选择【OK】后，QuartusII 将默认新建一个名为“Verilog1.v”的文件，我们将工程 示例代码拷贝进去，此时应如下图所示：
注意：这个源代码的模块名 demo 是与左边 Project Navigator 中工程名是一致的，而且 是必须的
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（2）将开发平台按规格书所述供好电源，再正确插上 USB‐Blaster JTAG 口，即可开始进 行文件烧录过程，烧录顺利后应如下图所示：
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（1）选择菜单【Processing】→【Start】→【Start Analysis & Synthesis】后，即可开始 进行逻辑设计的综合过程，完成后应如下图所示：
（2）菜单选择【Tools】→【Netlist Viewers】→【RTL Viewer】后即可出现 RTL（寄存器 传输级）图，通常，对于简单的逻辑错误，使用 RTL 可以看出来。本文要实现的是 26 位分 频器，下图表示，每到来一个时钟，即使用 Add0 加法器将当前 tmp 寄存器中的值累加 1， 再通过一个 clk_out~reg0 将最高位输出，这正好应证了我们的设计思路。
由于我们的实例比较简单，且仅注重开发流程，因此我们对此步骤不做 调整
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三、基本思路
工程实例建立的基本步骤如下： （1）工程建立：建立与您的开发平台相对应的工程，比如您的开发平台是 EPM3064， 则后续的工程开发也应该基于该芯片进行 （2）逻辑设计：这里包括很多设计手段，如 AHDL、VHDL、Verilog HDL、原理图等 等 ， 由于本文讲的是 QuartusII 设计流程，不会过多关注此步骤 （3）逻辑综合：逻辑综合用于宏观 上您设计的逻辑判断是否有错，同 时分析出逻辑设 计中的 IO 引脚，以便后续进行 IO 引脚的分配 （4）引脚分配：将逻辑设计中的 IO 分配到实际器件中的 IO 引脚 （5）逻辑编译：全编译工程逻辑，并生成可用于下载的烧录文件 （6）逻辑下载：将逻辑下载到实际的开发平台中进行验证或使用
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（4）选择【Next >】后，即可进入如下图所示的器件选择页表项。您的开发平台是什 么芯片型号，就在此页表选择相对应的器件型号，如果选择的器件型号与您实际使用的芯片 型号不一致，在逻辑下载步骤时将会出错。
完成后此时应如下图所示：
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六、逻辑综合
逻辑设计完毕后，可以初步对逻辑进行综合，以判断是否有诸如语法错 误、逻辑错误等 异常，并可初步对 IO 引脚进行分析
（6）选择【Next >】后，即可进行进入如下图所示的总结（Summary）页表，这里简要 显示 了您之前所做的所有设置，如果没有 问题的话，选择【Finish】即可
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二、声明
本文以 ALTERA QuartusII 11.0 版本进行演示，虽然是针对 CPLD EPM240T100 开发平台所 做的入门指导书，但这些流程对于 FPGA 设计是完全通用的。另外，本文在行文时描述的 QuartusII 步骤操作，均使用菜单方式，事实上，大多数操作可以直接使用工具栏上的快捷按 钮，读者可自行熟悉，执行的结果与菜单操作都是一致的
（1）选择菜单【Assignments】→【Pin Planner】后，即可打开 Pin Planner 对话框。我 们根据 EPM240T100 开发板规格书中的引脚说明，将来自百度文库引脚如下图所示分配即可：
八、逻辑编译
引脚分配完成后，就可以对工程进行全编译，这包括逻辑综合、适配、时序分析等步骤， 本文暂不关注这些细节
（3）选择【Next >】后，即可进入如下图所示的添加文件页表。如果您将鼎瑞普科技 自带工程实例中的源码文件 demo.v 拷贝到该工程目录下（即目录 D:/demo），您就可以使用 该页表项添加该文件即可，这种方式适用于源码文件已经准备完好的情况。本文为了更详细 展示设计流程，重新建立源码文件，因此，不对此页表项做任何处理。
五、逻辑设计
工程建立完成后，就可以开始着手进行逻辑的设计了 （1）选择菜单【File】→【New…】即可弹出如下图所示的新建（New）对话框，Quartus II 支持很多的逻辑设计输入方式，这里我们选择“Verilog HDL File”，表示我们将使用 Verilog HDL 语言作为本工程的逻辑设计输入方式。
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QuartusII 开发流程快速入门指南
一、概述
本文以鼎瑞普科技自带的工程实例为蓝本，从头至尾演示工程建立的所有细节及注意事 项，以便新手用户快速掌握 QuartusII 的入门操作知识
四、工程建立
下面我们来详细描述一个实际工程是如何建立的： （1）打开 QuartusII 后，初始界面应如下图所示：
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在总结中显示了当前工程编译后所占用的资源情况，本工程占用 51 个宏单元，占用总 设计资源的 21%，使用了 2 个引脚（即 clk 与 clk_out），占用总引脚的 3%
九、逻辑下载
逻辑全编译后即可生成下载文件，对于 CPLD 开发平台，通常是.pof 文件，对于 FPGA 开发平台，还可以是.sof、.jic 等文件
（1）选择菜单【Tools】→【Programmer】后，在弹出的对话框中勾选“Program/Configure”， 表示我们将要进行烧录操作，此时应如下图所示：
如果您没有插上下载器或下载器有异常，上图中 USB‐Blaster[USB‐0]处 将会显示“No Hardware”，这时您应该看看驱动是否安装，或下载器是否正常
对于本工程实例，设置好器件型号后，就可以直接选择【Finish】即可进入“第五节 逻 辑设计”即可，但如果您想了解其它页表项，可继续往下阅读。
（5）选择【Next >】后即可进入 EDA 工具设置页表项。QuartusII 支持很多第三方工具， 比如综合工具、仿真工具等等，第三工具通常在某一方面更为专业，特别 是仿真工具， QuartusII 已经不再提供仿真功能，只能用第三方仿真工具，如 Modelsim 来进行仿真。
（2）选择菜单【File】→【New Project Wizard…】后，即可弹出如下图所示的新工程向 导对话框：
设置工程目录位于 D:/demo，并将工程名命名为“demo”，同时软件会自动将顶层设计 模块名填充为“demo”，因为 QuartusII 的工程名必须与顶层设计文件的模块名一致，否则 编译将出错
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七、引脚分配
逻辑综合如果顺利的话逻辑设计完毕后，可以初步对逻辑进行综合，以判断是否有诸如 语法错误出现，并可初步对 IO 引脚进行分析
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（2）选择菜单【File】→【Save】后，将文件保存在工程目录，并将其命名为“demo.v” 即可，如下图所示：
注意：文件名不一定必须是“demo.v”，QuartusII 只要求模块名与工程名相同，不要求 与文 件名相同
由于 ALTERA 的器件非常多，因此 QuartusII 提供一些过滤选项，以协助我们快速找到对 应的器件。本文的开发平台芯片型号为“EPM240T100I5N”，该芯片为 MAXII 系列（Family）， 封装（Package）为“TQFP”，引脚数量（Pin count）为“100”，速度等级（Speed grade）为 “5”，如下图所示：（对于 EPM3032/3064 或 FPGA 也是同样的方法，如果您按照此对话框设 置后，没有找到您需要的器件型号，说明您可能没有安装该芯片对应的器件库）
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（2）选择【OK】后，QuartusII 将默认新建一个名为“Verilog1.v”的文件，我们将工程 示例代码拷贝进去，此时应如下图所示：
注意：这个源代码的模块名 demo 是与左边 Project Navigator 中工程名是一致的，而且 是必须的
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（1）选择菜单【Processing】→【Start】→【Start Analysis & Synthesis】后，即可开始 进行逻辑设计的综合过程，完成后应如下图所示：
（2）菜单选择【Tools】→【Netlist Viewers】→【RTL Viewer】后即可出现 RTL（寄存器 传输级）图，通常，对于简单的逻辑错误，使用 RTL 可以看出来。本文要实现的是 26 位分 频器，下图表示，每到来一个时钟，即使用 Add0 加法器将当前 tmp 寄存器中的值累加 1， 再通过一个 clk_out~reg0 将最高位输出，这正好应证了我们的设计思路。
由于我们的实例比较简单，且仅注重开发流程，因此我们对此步骤不做 调整
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三、基本思路
工程实例建立的基本步骤如下： （1）工程建立：建立与您的开发平台相对应的工程，比如您的开发平台是 EPM3064， 则后续的工程开发也应该基于该芯片进行 （2）逻辑设计：这里包括很多设计手段，如 AHDL、VHDL、Verilog HDL、原理图等 等 ， 由于本文讲的是 QuartusII 设计流程，不会过多关注此步骤 （3）逻辑综合：逻辑综合用于宏观 上您设计的逻辑判断是否有错，同 时分析出逻辑设 计中的 IO 引脚，以便后续进行 IO 引脚的分配 （4）引脚分配：将逻辑设计中的 IO 分配到实际器件中的 IO 引脚 （5）逻辑编译：全编译工程逻辑，并生成可用于下载的烧录文件 （6）逻辑下载：将逻辑下载到实际的开发平台中进行验证或使用
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（4）选择【Next >】后，即可进入如下图所示的器件选择页表项。您的开发平台是什 么芯片型号，就在此页表选择相对应的器件型号，如果选择的器件型号与您实际使用的芯片 型号不一致，在逻辑下载步骤时将会出错。
完成后此时应如下图所示：
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六、逻辑综合
逻辑设计完毕后，可以初步对逻辑进行综合，以判断是否有诸如语法错 误、逻辑错误等 异常，并可初步对 IO 引脚进行分析
（6）选择【Next >】后，即可进行进入如下图所示的总结（Summary）页表，这里简要 显示 了您之前所做的所有设置，如果没有 问题的话，选择【Finish】即可
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二、声明
本文以 ALTERA QuartusII 11.0 版本进行演示，虽然是针对 CPLD EPM240T100 开发平台所 做的入门指导书，但这些流程对于 FPGA 设计是完全通用的。另外，本文在行文时描述的 QuartusII 步骤操作，均使用菜单方式，事实上，大多数操作可以直接使用工具栏上的快捷按 钮，读者可自行熟悉，执行的结果与菜单操作都是一致的
（1）选择菜单【Assignments】→【Pin Planner】后，即可打开 Pin Planner 对话框。我 们根据 EPM240T100 开发板规格书中的引脚说明，将来自百度文库引脚如下图所示分配即可：
八、逻辑编译
引脚分配完成后，就可以对工程进行全编译，这包括逻辑综合、适配、时序分析等步骤， 本文暂不关注这些细节
（3）选择【Next >】后，即可进入如下图所示的添加文件页表。如果您将鼎瑞普科技 自带工程实例中的源码文件 demo.v 拷贝到该工程目录下（即目录 D:/demo），您就可以使用 该页表项添加该文件即可，这种方式适用于源码文件已经准备完好的情况。本文为了更详细 展示设计流程，重新建立源码文件，因此，不对此页表项做任何处理。
五、逻辑设计
工程建立完成后，就可以开始着手进行逻辑的设计了 （1）选择菜单【File】→【New…】即可弹出如下图所示的新建（New）对话框，Quartus II 支持很多的逻辑设计输入方式，这里我们选择“Verilog HDL File”，表示我们将使用 Verilog HDL 语言作为本工程的逻辑设计输入方式。
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一、概述
本文以鼎瑞普科技自带的工程实例为蓝本，从头至尾演示工程建立的所有细节及注意事 项，以便新手用户快速掌握 QuartusII 的入门操作知识
四、工程建立
下面我们来详细描述一个实际工程是如何建立的： （1）打开 QuartusII 后，初始界面应如下图所示：
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在总结中显示了当前工程编译后所占用的资源情况，本工程占用 51 个宏单元，占用总 设计资源的 21%，使用了 2 个引脚（即 clk 与 clk_out），占用总引脚的 3%
九、逻辑下载
逻辑全编译后即可生成下载文件，对于 CPLD 开发平台，通常是.pof 文件，对于 FPGA 开发平台，还可以是.sof、.jic 等文件
（1）选择菜单【Tools】→【Programmer】后，在弹出的对话框中勾选“Program/Configure”， 表示我们将要进行烧录操作，此时应如下图所示：
如果您没有插上下载器或下载器有异常，上图中 USB‐Blaster[USB‐0]处 将会显示“No Hardware”，这时您应该看看驱动是否安装，或下载器是否正常
对于本工程实例，设置好器件型号后，就可以直接选择【Finish】即可进入“第五节 逻 辑设计”即可，但如果您想了解其它页表项，可继续往下阅读。
（5）选择【Next >】后即可进入 EDA 工具设置页表项。QuartusII 支持很多第三方工具， 比如综合工具、仿真工具等等，第三工具通常在某一方面更为专业，特别 是仿真工具， QuartusII 已经不再提供仿真功能，只能用第三方仿真工具，如 Modelsim 来进行仿真。
（2）选择菜单【File】→【New Project Wizard…】后，即可弹出如下图所示的新工程向 导对话框：
设置工程目录位于 D:/demo，并将工程名命名为“demo”，同时软件会自动将顶层设计 模块名填充为“demo”，因为 QuartusII 的工程名必须与顶层设计文件的模块名一致，否则 编译将出错
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七、引脚分配
逻辑综合如果顺利的话逻辑设计完毕后，可以初步对逻辑进行综合，以判断是否有诸如 语法错误出现，并可初步对 IO 引脚进行分析
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（2）选择菜单【File】→【Save】后，将文件保存在工程目录，并将其命名为“demo.v” 即可，如下图所示：
注意：文件名不一定必须是“demo.v”，QuartusII 只要求模块名与工程名相同，不要求 与文 件名相同
由于 ALTERA 的器件非常多，因此 QuartusII 提供一些过滤选项，以协助我们快速找到对 应的器件。本文的开发平台芯片型号为“EPM240T100I5N”，该芯片为 MAXII 系列（Family）， 封装（Package）为“TQFP”，引脚数量（Pin count）为“100”，速度等级（Speed grade）为 “5”，如下图所示：（对于 EPM3032/3064 或 FPGA 也是同样的方法，如果您按照此对话框设 置后，没有找到您需要的器件型号，说明您可能没有安装该芯片对应的器件库）