qutartus Ⅱ集成开发工具

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第2章_Quartus_II开发环境的使用

第2章_Quartus_II开发环境的使用

第2章_Quartus_II开发环境的使用Quartus II是一款由英特尔公司开发的集成电路设计软件,广泛应用于数字电路设计和可编程逻辑设备(PLD)的开发环境。

本章将介绍Quartus II开发环境的使用方法,并详细讲解其主要功能和操作流程。

首先,打开Quartus II软件,点击“文件”菜单,然后选择“新建项目”选项。

在出现的对话框中,输入项目名称和存储位置,并选择FPGA芯片型号。

点击“下一步”按钮,然后选择项目类型(一般为“普通VHDL项目”或“普通Verilog项目”),点击“下一步”按钮即可完成项目创建。

接下来,我们需要向项目中添加源文件。

点击“项目”菜单,然后选择“添加文件”选项。

在出现的对话框中,选择需要添加的源文件,点击“确定”按钮。

如果项目中有多个源文件,可以重复操作多次。

在项目中添加源文件后,我们需要进行编译。

点击“编译”菜单,然后选择“编译项目”选项。

Quartus II将对项目中的源文件进行语法检查和综合,并生成目标设备可执行文件。

接下来,我们需要进行功能仿真。

点击“工具”菜单,然后选择“RTL仿真器”选项。

在出现的对话框中,选择仿真源文件和仿真时长,点击“确定”按钮。

Quartus II将对源文件进行仿真,并生成波形图。

波形图生成后,我们可以对设计进行优化。

点击“工具”菜单,然后选择“组合逻辑优化器”选项。

在出现的对话框中,选择设计文件和优化选项,点击“确定”按钮。

Quartus II将对设计进行优化,并生成优化后的电路文件。

优化后的设计可以进行布局布线。

点击“工具”菜单,然后选择“物理编译器”选项。

在出现的对话框中,选择物理约束和布局布线选项,点击“确定”按钮。

Quartus II将根据物理约束对设计进行布局布线,并生成布局布线后的电路文件和报告。

布局布线完成后,我们可以进行时序分析。

点击“工具”菜单,然后选择“时序分析器”选项。

在出现的对话框中,选择设计文件和时钟约束,点击“确定”按钮。

QUARTUS简介

QUARTUS简介

§2 QUARTUSⅡ基本使用方法
• 原理图输入 图形化界面易上手,明晰易读,易模块化设计 需已有IP模块的支持,不易修改 • HDL文本输入 掌握核心设计,易于修改和维护 不利于大规模系统的设计
QUARTUSⅡHDL文本输入法
1、QuartusⅡ文本输入 ——基于Verilog语言
①新建一个工程
• ⑹ HDL:Quartus II支持的硬件描述语言包括 VHDL、Verilog HDL和AHDL(Altera HDL)。 • ⑺ 混合输入:Quartus II允许来自第三方的EDIF 文件输入,并提供了很多EDA软件接口,同时支 持层次化设计,可以在一个新的编辑输入环境中 对使用不同的输入设计方式完成的模块(元件) 进行调用,从而解决了原理图与HDL混合输入的 设计问题。
• 图中所示的上排是Quartus II编译设计主控 界面,它显示了Quartus II自动设计的各主 要处理环节和设计流程,包括设计输入编 辑、设计分析与综合、适配、编程文件汇 编(装配)、时序参数提取以及编程下载 几个步骤。在图下排的流程框图,是与上 面的Quartus II设计流程相对照的标准的 EDA开发流程。
• Altera的Quartus II提供了完整的多平台涉及环 境,能够满足各种特定设计的需要: ⑴ 综合器:Quartus II内嵌有VHDL、Verilog逻辑综 合器,并可以直接调用第三方综合工具,如 Leonardo Spectrum、Synplify Pro、FPGA Compiler II等。 ⑵ 编译器:Quartus II包括了模块化的编译器,其 包含的功能模块有分析/综合器(Analysis & Synthesis)、适配器(Fitter)、装配器 (Assembler)、时序分析器(Timing Analyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer)和编辑数据接口(Compiler Database Interface)等。可以通过选择Start Compilation 来运行所有的编译器模块,也可以选择Start单独 运行各个模块。

Quartus II开发软件使用教程

Quartus II开发软件使用教程

2.1 简介
Altera公司的QuartusⅡ软件提供了可编程片上系统 (SOPC)设计的一个综合开发环境,是进行SOPC设计的 基础。Quartus□Ⅱ集成环境包括以下内容:系统级设 计,嵌入式软件开发,可编程逻辑器件(PLD)设计,综 合,布局和布线,验证和仿真。 QuartusⅡ设计软件根据设计者需要提供了一个完整 的多平台开发环境,它包含整个FPGA和CPLD设计阶段 的解决方案。图2.1说明了Quartus□Ⅱ软件的开发流程。
第2章 QuartusⅡ开发软件 2.更快集成IP Quartus□Ⅱ 软 件 包 括 SOPC Builder 工 具 。 SOPC Builder针对可编程片上系统(SOPC)的各种应用自动完成IP 核(包括嵌入式处理器、协处理器、外设、存储器和用户设 定的逻辑)的添加、参数设置和连接等操作。SOPC Builder 节约了原先系统集成工作中所需要的大量时间,使设计人 员能够在几分钟内将概念转化成为真正可运作的系统。 Altera的MegaWizard Plug-In Manager可对Quartus□Ⅱ 软件中所包括的参数化模块库(LPM)或Altera/AMPP SM合 作伙伴的IP Megafunctions进行参数设置和初始化操作,从 而节省设计输入时间,优化设计性能。
Assembler quartus_asm
编程 quartus_pgm 用于EDA工具的输出文件, 包括:Verilog输出文件(.vo)、 VHDL输出文件(.vho)、VQM文件 以及标准延迟格式输出文件(.sdo)
转换编程文件 quartus_cpf
图2.4 命令行设计流程
第2章 QuartusⅡ开发软件 2.1.4 Quartus□Ⅱ软件的主要设计特性 1.基于模块的设计方法提高工作效率 Altera特别为Quartus□Ⅱ软件用户提供了 LogicLock基于模块的设计方法,便于用户独立设计和 实施各种设计模块,并且在将模块集成到顶层工程时 仍可以维持各个模块的性能。由于每一个模块都只需 要进行一次优化,因此LogicLock流程可以显著缩短设 计和验证的周期。

集成开发平台QuartusII操作基础课件

集成开发平台QuartusII操作基础课件
配置项目设置
根据设计需求,配置项目设置,如选择目标器件、设 置编译选项等。
设计版本控制
初始化版本控制
在Quartus II中初始化版本控制系 统(如Git),以便跟踪和管理设 计文件的历史版本。
提交更改
在完成设计修改后,提交更改到 版本控制系统,记录更改内容和 提交者信息。
查看版本历史
通过版本控制系统查看设计文件 的历史版本,以便进行回滚或比 较不同版本之间的差异。
集成开发平台Quartus II操作基础 课件
• Quartus II软件安装与配置 • 设计输入与编译 • 引脚分配与布局 • 时序仿真与调试 • 硬件编程与配置 • 项目管理与版本控制
01
Quartus II软件安装与配置
安装步骤
下载Quartus II安装程序
访问Altera官网,根据操作系统选择对应的版本下载。
输标02入题
在Quartus II中,可以通过“Program Device”菜单 选择USB Blaster编程方式,并设置相应的参数,如 编程文件、编程方式、编程地址等。
01
03
在进行USB Blaster编程时,需要注意芯片的安全操 作电压和电流范围,以及编程数据的校验和错误处理

04
USB Blaster编程通常需要使用Altera提供的USB Blaster驱动程序,以便将FPGA芯片与计算机连接起 来。
FPGA配置模式选择
Quartus II提供了多种FPGA配置模式, 如快速配置、全局配置和分布式配置等 。
在Quartus II中,可以根据实际需求选 择合适的配置模式,并设置相应的参数 ,如配置方式、配置地址等。
分布式配置适用于将多个配置文件分布 在FPGA的不同区域的情况,以实现灵活 的硬件设计。

QuartusII软件使用及设计流程

QuartusII软件使用及设计流程

时序优化
时序分析
在Quartus II中进行时序分析,确保设计满足时序要求,找出关键 路径并优化。
延迟调整
通过调整逻辑单元的时序参数,减小关键路径的延迟,提高时钟频 率。
布局优化
合理安排逻辑单元的位置,减小信号传输延迟,提高时序性能。
面积优化
优化算法
采用高效的算法和优化策略,减小设计规模, 降低面积成本。
低功耗硬件选择
选择低功耗硬件器件和IP核,从硬件层面降低功 耗。
06
Quartus II实际应用案 例
数字钟设计案例
总结词
数字钟设实现数字钟的原理图 设计和编程。
详细描述
首先,在Quartus II软件中创建一个新的工程,选择合适的FPGA芯片型号。然后,使 用原理图输入方式设计数字钟电路,包括分频器、计数器、译码器等模块。接着,进行 仿真测试以确保设计正确。最后,将设计文件下载到FPGA芯片中,完成数字钟的硬件
保存配置
完成配置后,保存配置文件以便以后使用。
许可证激活与验证
获取许可证文件
从Altera官网或授权合作伙伴处获取Quartus II软件 的许可证文件。
激活许可证
运行许可证激活程序,输入许可证文件中的激活码进 行激活。
验证许可证
启动Quartus II软件,验证许可证是否有效,确保软 件正常使用。
完成串口通信的硬件实现。
THANKS FOR WATCHING
感谢您的观看
Quartus II软件中提供了大量的IP核,用户可以直接调用这些IP核进行设计, 避免了重复造轮子,提高了设计效率。
IP核定制
对于一些特殊需求,用户可以通过定制IP核的方式实现。Quartus II软件提供了 IP核定制工具,用户可以根据需求对IP核进行修改和定制,以满足特定设计要求。

QuartusII软件使用说明

QuartusII软件使用说明

第二章Quartus II的使用2.1 Quartus II概述Quartus II是Altera公司继MAX+PLUS II后,所提供的FPGA/CPLD开发集成环境,主要针对本公司新器件和大规模FPGA的开发。

Quartus II提供一个容易适应特定设计所需要的完整的多平台设计环境。

它不仅包括FPGA/CPLD设计所有阶段的解决方案,而且也提供可编程片上系统(SOPC)设计的综合性环境。

Quartus II除了保留有MAX+PLUS II的特色外,也可以利用第三方的综合工具,如Synopsys、NativeLink、仿真工具ModelSim等。

2.1.1 设计的主要环节Quartus II可以使设计者完成设计输入、分析与综合、仿真、布局布线、时序分析及编程下载等工作。

下图显示了使用Quartus II进行设计的各主要环节。

全编译图2.1.1 Quartus II进行设计的主要环节这几个环节分别介绍如下:1.设计输入设计输入包括图形输入和硬件描述语言(HDL)文本输入两大类型。

本次实验中主要用到其中的原理图输入和VHDL输入两种方式。

HDL设计方式是现今设计大规模数字集成电路的常用形式,除IEEE标准中VHDL与Verilog HDL两种形式外,还有各自FPGA厂家推出的专用语言,如Quartus II下的AHDL。

HDL语言描述在状态机、控制逻辑、总线功能方面较强;而原理图输入在顶层设计、数据通路逻辑等方面具有图形化强、功能明确等特点。

Quartus II支持层次化设计,可以在一个新的输入编辑环境中调用不同输入设计方式完成的模块,从而完成混合输入设计以发挥二者各自特色。

212.分析与综合在完成设计输入之后,即可对其进行分析与综合。

其中先进行语法的分析与校正,然后依据逻辑设计的描述和各种约束条件进行编译、优化、转换和综合。

最终获得门级电路甚至更底层的电路描述网表文件。

因此,综合就是将电路的高级语言(如行为描述)转换成低级的,可与FPGA/CPLD的基本结构相映射的网表文件或程序。

Quartus II集成开发工具

Quartus II集成开发工具
Status窗口显示编译各阶段的进度和逝去时间。 3.Finder窗口
Node Finder窗口允许设计者查看存储在工程数据库中的任何节点名。 4.Messages窗口
Messages窗口提供了详细的编译报告、警告和错误信息。设计者可以 根据某个消息定位到Quartus II软件不同窗口中的一个节点。 5.Change Manager窗口
Change Manager窗口可以跟踪在Chip Editor中对设计文件进行的变 更消息。
6.Tcl Console窗口 Tcl Console窗口在图形用户界面中提供了一个可以输入Tcl命令或执行
Tcl脚本文件的控制台。
4.2 基于Quartus II软件进行EDA设计开发流程
①双击桌面上 Quartus II9.1 的图标,启动 Quartus II9.1 软件
在“Primitives”中,选择“logic”子库中的异或门(xor)和两输入 与门(and2),两个输入引脚和两个输出引脚,相互连接构成1位半加器, 如下图所示。
1位半加器原理图
将设计好的半加器原理图保存于已建的项目目录
F:\my_project\adder4下,文件名为half_adder.bdf。 在打开半加器原理图的情况下,选择菜单
②新建工程 ③设置不用的引脚 ④输入设计文件 ⑤全编译 ⑥指定芯片的管脚 ⑦全编译 ⑧仿真 ⑨ 下载 ⑩ 硬件测试
1、新建项目
QuartusII只对项目进行编译、综合、下载编程。创建项目中主要 完成以下步骤:
(1)生成一个新的项目文件; (2)将设计文件加入新项目; (3)指定项目所针对的目标器件; (4)指定第三方EDA软件。 注意:
添加文件
2、设置不用的引脚
选择菜单“Assignments”->“Settings”,如图所示

QuartusⅡ

QuartusⅡ

Quartus Ⅱ---Altera 公司的cpld/fpga 开发集成环境Quartus Ⅱ美国Altera 公司自行设计的第四代PLD 开发软件可以完成PLD 的设计输入、逻辑综合、布局与布线、仿真、时序分析、器件编程的全过程同时还支持SOPC (可编程片上系统)设计开发Quartus Ⅱ提供了方便的设计输入方式、快速的编译和直接易懂的器件编程。

能够支持逻辑门数在百万门以上的逻辑器件的开发,并且为第三方工具提供了无缝接口。

Quartus Ⅱ支持的器件有:Stratix Ⅱ、Stratix GX 、Stratix 、Mercury 、MAX3000A 、MAX 7000B 、MAX 7000S 、MAX 7000AE 、MAX Ⅱ、FLEX6000、FLEX10K 、FLEX10KA 、FLEX10KE 、Cyclone 、CycloneⅡ、APEX Ⅱ、APEX20KC 、APEX20KE 和ACEX1K 系列。

Quartus Ⅱ软件包的编程器是系统的核心,提供功能强大的设计处理,设计者可以添加特定的约束条件来提高芯片的利用率。

设计流程Quartus Ⅱ设计流程介绍Quartus II 软件的设过程 设计准备器件测试 时序仿真功能仿真 器件编程 设计处理 设计输入(1)建立项目(2)输入设计电路(可采用不同方式)(3)设计编译(4)设计仿真(5)设计下载QuartusⅡ设计流程QuartusⅡ设计流程1.建立项目利用Quartus II提供的新建工程指南可以帮助我们很容易的建立一个工程:①在主菜单上选择File\New Project Wizard 将弹出如下图所示对话框。

加入文件对话框:可以在File空白处选择添入其他已存在的设计文件加入到这个工程中,也可以使用User Library Pathnames按钮把用户自定义的库函数加入到工程中使用。

完成后按Next按钮进入下一步。

④下面弹出的是选择可编程逻辑器件对话框,如下图所示。

QUARTUSII软件概述

QUARTUSII软件概述

QUARTUSII软件概述QUARTUS II软件是一种由Intel公司开发的集成电路设计软件,用于设计和开发可编程逻辑器件(FPGA)和复杂数字集成电路(ASIC)。

它提供了一个全面的设计环境,使得设计师能够实现高性能、高密度的电路,并进行仿真和验证。

2.多种设计方法:QUARTUSII支持多种设计方法,包括原理图设计、硬件描述语言(HDL)设计和高级综合(HLS)设计。

这使得设计师可以根据自己的喜好和需求选择适合自己的设计方法。

3. 支持多种型号和系列的FPGA:QUARTUS II支持多种型号和系列的FPGA,包括Intel Stratix、Intel Arria和Intel Cyclone系列。

这使得设计师可以选择适合自己需求和预算的FPGA设备。

4.强大的优化和验证工具:QUARTUSII提供了一系列的优化和验证工具,使设计师能够在设计过程中进行性能和功耗优化,并确保设计的正确性。

这些工具包括时序分析器、功耗分析器、布局布线工具等。

5. 仿真和验证功能:QUARTUS II提供了一套完整的仿真和验证工具,包括ModelSim仿真器和SignalTap II逻辑分析仪。

设计师可以使用这些工具进行功能验证、时序验证和调试。

7. 兼容性强:QUARTUS II软件兼容主流的操作系统,包括Windows和Linux。

这使得设计师可以在自己喜欢的操作系统上使用这个软件。

总之,QUARTUSII是一款功能强大的集成电路设计软件,提供了丰富的功能和工具,以帮助设计师实现高性能、高密度的电路设计。

它易于使用,支持多种设计方法和FPGA设备,具有强大的优化和验证工具,提供了完整的仿真和验证功能,以及集成的开发环境。

无论是初学者还是专业设计师,都可以通过QUARTUSII来完成他们的电路设计项目。

QuartusII软件使用说明

QuartusII软件使用说明

QuartusII软件使用说明Quartus II软件使用说明1.介绍Quartus II是一款由Intel开发的集成电路设计软件,主要用于数字逻辑电路的设计和开发。

本文将详细介绍Quartus II软件的安装、基本功能以及常用的设计流程。

2.安装2.1 硬件要求确定您的计算机是否符合Quartus II的硬件要求,包括处理器、内存和硬盘空间。

2.2 安装程序从Intel官方网站Quartus II的安装程序,并按照指引执行安装步骤。

2.3 许可证文件在安装过程中,您需要提供许可证文件以完成软件的激活。

3.Quartus II界面3.1 工程导航器工程导航器是Quartus II的主界面,您可以在此查看和管理当前项目下的所有文件和文件夹。

3.2 编辑器Quartus II提供了多种编辑器,包括原理图编辑器、文本编辑器和波形编辑器等。

您可以根据需要选择适合的编辑器进行设计和编码。

4.基本功能4.1 创建新工程在工程导航器中,选择“新建”并指定工程名称和存储位置,然后选择设计类型和顶层设计文件。

4.2 添加文件通过“添加文件”功能可以将需要的文件添加到工程中,包括原理图文件、VHDL文件和Verilog文件等。

4.3 综合与分析在设计过程中,需要进行综合和分析以验证电路功能和逻辑正确性。

4.4 时序约束通过时序约束可以设置电路的时钟频率、延迟和时序要求等。

4.5 编译报告编译报告可以查看设计的状态和一些警告或错误信息。

5.设计流程5.1 设计规划在设计之前,需要进行设计规划,包括确定设计目标、功能分析和资源规划等。

5.2 电路设计按照设计规划进行电路设计,包括原理图设计、RTL设计和模块设计等。

5.3 综合与优化对设计进行综合和优化,以达到性能和资源的平衡。

5.4 约束设置与时序分析设置时序约束并进行时序分析,以保证电路满足时序要求。

5.5 布局与布线对设计进行物理布局和布线,以优化电路的布局及信号传输路径。

Quartus简介

Quartus简介

第3章QuartusⅡ使用入门3.1 QuartusⅡ简介QuartusⅡ可编程逻辑开发软件是Altera公司为其FPGA/CPLD芯片设计的集成化专用开发工具,是Altera最新一代功能更强的集成EDA开发软件。

使用QuartusII可完成从设计输入,综合适配,仿真到下载的整个设计过程。

Max+plusⅡ是Altera公司早期的开发工具,曾经是最优秀的PLD开发平台之一,现在正在逐步被QuartusⅡ代替。

并且Max+plusⅡ已经不再支持Altera公司的新器件,同时,QuartusH也放弃了对少数较老器件的支持。

QuattusII界面友好,具有MAX+PLUSⅡ界面选项,这样MAX的老用户就无须学习新的用户界面就能够充分享用QuartusⅡ软件的优异性能。

所以,无论是初学者,还是Max+plusⅡ的老用户,都能较快的上手。

QuartusⅡ根据设计者需求提供了一个完整的多平台开发环境,它包含蕞个FPGA和CPLD设计阶段的解决方案。

QuarmsⅡ软件提供的完整,操作简易的图形用户界面可以完成整个设计流程中的各个阶段。

QuartusⅡ集成环境包括以下内容:系统级设计,嵌入式软件开发,可编程逻辑器件(PLD)设计,综合,布局和布线,验证和仿真。

QuartusⅡ也可以直接调用Synplify Pro,LeonardoS~ctmm以及ModelSim等第三方EDA 工具来完成设计任务的综合与仿真。

QualtusⅡ与MATLAB和DSPBuilder结合可以进行基于FPGA的DSP系统开发,方便且快捷,还可以与SOPCBuilder结合,实现SOPC系统的开发。

3.2 QuartusⅡ设计流程QuanusⅡ设计的主要流程有:创建工程、设计输入、编译、仿真验证、下载,其进行数字电路设计的一般流程如图3.1所示。

图3.1 QuartusⅡ一般设计流程3.2.1创建工程当我们安装完成Quartus Ⅱ后,双击桌面上的Quartus Ⅱ图标,迎接我们的就是图3.2所示的开发环境。

QuartusⅡ软件与第三方工具

QuartusⅡ软件与第三方工具

高性能计算与并行
处理
为了满足高性能计算和并行处理 的需求,Quartus Ⅱ软件将采用 更先进的算法和并行处理技术, 提高设计效率。
应用领域拓展
自动驾驶
随着自动驾驶技术的快速发展,Quartus Ⅱ软件将加强在汽车 电子领域的应用,支持更多种类的汽车电子系统和传感器接口。
医疗电子
随着医疗技术的进步,Quartus Ⅱ软件将拓展在医疗电子 领域的应用,支持更多种类的医疗设备和传感器接口。
3
Cadence Conformal LEC:商业布局布线工具。
第三方工具的优势
提高设计效率
01
第三方工具提供了自动化和优化的功能,减少了手动
操作和重复劳动。
支持多种FPGA器件和HDL语言
02 第三方工具通常支持多种主流的FPGA器件和HDL语
言,提高了设计的可移植性。
增强设计验证
03
第三方工具提供了丰富的仿真和时序分析功能,有助
在设计过程中,应注重代码和设计的规范性和可读 性,以便于后期维护和修改。
对未来研究的建议
01
随着FPGA技术的不断发展,未来可以研究更加智能化的设计方 法和技术,提高设计效率和可靠性。
02
可以进一步研究FPGA与其他芯片的集成技术,实现更加高效的
系统级设计。
对于Quartus II软件和第三方工具的使用和研究,可以进一步探
智能化
随着人工智能和机器学习技术的不断发展, Quartus Ⅱ软件将逐步实现智能化,提供更 加智能化的设计和优化服务。
05
总结
主要内容回顾
Quartus II软件是Altera公司推出的FPGA开发软件,提供了完整的集成开发环境,支 持多种设计输入方式,包括原理图、HDL代码等。

集成开发平台QuartusⅡ操作基础

集成开发平台QuartusⅡ操作基础
1、原理图输入法-建立设计工程
建立设计工程的方法图示:
新建工程第四页
新建工程第五页

3.3.1 输入设计文件(续4) 输入设计文件(续4
2、原理图输入法-输入设计文件
1)新建工程之后,便可以进行电路系统设计文件的输入。选择 file菜单中的New命令,弹出如图所示的新建设计文件类型选择窗口。 file菜单中的New命令,弹出如图所示的新建设计文件类型选择窗口。
3.2 QuartusⅡ软件的用户界面 QuartusⅡ
启动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、 启动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、 工具栏、资源管理窗口、编译状态显示窗口、信息显示窗口和 工程工作区等部分组成。
3.2 QuartusⅡ软件的用户界面(续1) QuartusⅡ软件的用户界面(续1
• 宏功能模块的配置和SignalTapⅡ逻辑分析仪的使 宏功能模块的配置和SignalTapⅡ
用方法。
3.1 QuartusⅡ软件的安装 QuartusⅡ
• 把QuartusⅡ7.2安装光盘放入计算机的光驱中,在自动出 QuartusⅡ7.2安装光盘放入计算机的光驱中,在自动出
现的光盘安装目录中选择安装QuartusⅡ软件和Megacore 现的光盘安装目录中选择安装QuartusⅡ软件和Megacore IP library两项,安装光盘将自动引导完成软件的安装; library两项,安装光盘将自动引导完成软件的安装;
• 编译状态显示窗口
此窗口主要显示模块综合、布局布线过程及时间。
• 信息显示窗口
该窗口主要显示模块综合、布局布线过程中的信息, 如编译中出现的警告、错误等,同时给出警告和错误的具 体原因。

第2章 Altera Quartus II软件开发流程

第2章  Altera Quartus II软件开发流程

2.7.1 建立编程文件
Assembler自动将 Fitter的器件、逻辑单元和引脚分配转换为器件的 编程镜像,其表现形式就是生成目标器件的一个或多个 Programmer Object Files(.pof)或SRAM Object Files(.sof)文件。可以 在包括 Assembler模块的Quartus II 软件中启动完整编译,也可以单 独运行 Assembler。
2.5.3 通过反标保留分配
通过反标器件资源分配可以保留上次编译的资源分配。可以在工 程中反标所有资源分配;还可以反标 LogicLock区域的大小和位置。
2.6 仿真
完成了设计输入以及成功综合、布局布线后,只能说明设计符合 一定的语法规范。但是否满足设计者要求的功能,是不能保证的, 还需要通过仿真流程对设计进行验证。仿真的目的就是在软件环 境下,验证电路的行为和设想中的行为是否一致。
2.4.2 使用其他 EDA 综合工具
使用其它EDA 综合工具也可以综合VHDL或Verilog HDL设计,生 成Quartus II 软件使用的 EDIF 网表文件或 VQM 文件。Altera提供 多种EDA综合工具使用的库。Altera还为多种工具提供NativeLink 支持。NativeLink技术有助于在 Quartus II 软件和其它 EDA工具之 间无缝传送信息,并允许您从Quartus II图形用户界面中自动运行 EDA工具。
2.5.1 设置Fitter选项
单击Assingments|Settings|Fitter Settings命令,弹出Fitter Settings窗 口,如图2.22所示
2.5.2 设置物理综合优化选项
Quartus II 软件通过设置可以执行物理综合,它是根据设计者选择 的优化目标而优化综合网表以达到提高速率或减少资源的目的。 物理综合优化是在编译流程的布局布线阶段发生的,是通过改变 底层布局以优化网表,主要是改善设计的工作频率性能。

第三章 QuarttusII集成开发工具(1)

第三章 QuarttusII集成开发工具(1)

阳小明
12/37
6. 硬件测试 最后是将含有载入了设计的 FPGA或CPLD的硬件系统进行统一 测试,以便最终验证设计项目在 目标系统上的实际工作情况,以 排除错误,改进设计。
阳小明
13/37
总结: 文本 设计输入 图形 综合
IOE IOE IOE IOE IOE IOE
网表文件
. . .
. . .
常用EDA工具
适配器(布局布线器)
FPGA厂商提供如: Altera 公司的 Quartus II
下载器(编程器)
集成 于QUARTUS II中
阳小明
18/37
三 采用QuartusII软件的FPGA/CPLD设计流程 QuartusII
设计输入 原理图/ HDL文本编辑 硬件电路调试 分析、综合 逻辑综合器 FPGA/ CPLD适配
阳小明
8/37
2. 综合 整个综合过程就是将设计者在EDA 平台上编辑输入的HDL文本、图形描述 ,依据给定的器件结构进行编译、优 化、转换和综合,最终获得门级电路 网表文件。 因此综合器工作前,必须给定最后 实现的硬件结构参数。
阳小明
9/37
3. 适配 适配器的功能是将由综合器产生的 网表文件配置于指定的目标器件中,使 之产生最终的下载文件。 适配完成后可以利用适配所产生的仿 真文件作精确的时序仿真。
消息窗
阳小明
24/37
QuartusII的原理图编辑器
1放置元件 2连线 3定义信号
阳小明
25/37
QuartusII的HDL文本编辑器
阳小明
26/37
QuartusII的HDL波形辑器
1调入信号(in and out) 2画输入信号波形 3观察输出信号波形

Quartus2

Quartus2

2011-102011-10-18
湖北众友科技EDA工作室 湖北众友科技EDA工作室
11
步骤2:新建工程项目 步骤2:新建工程项目 2:新建工程
(6)可设置第三方EDA工具。若没有,直接单击NEXT 。
2011-102011-10-18
湖北众友科技EDA工作室 湖北众友科技EDA工作室
12
步骤2:新建工程项目 步骤2:新建工程项目 2:新建工程
步骤5:项目仿真 步骤5:项目仿真 5:
波形编辑窗口。“EDIT”菜单下End Time可设置仿真时间区 域,Grid Size可设该网格大小。
工具栏 信号栏 波形栏
2011-102011-10-18
湖北众友科技EDA工作室 湖北众友科技EDA工作室
25
步骤5:项目仿真 步骤5:项目仿真 5:
End Time和Grid Size窗口。
15
步骤3:建立图形文件 步骤3:建立图形文件 3:
(3)在模块编辑区的任何一个位置上双击鼠标。
模块编辑区
模块编辑8
湖北众友科技EDA工作室 湖北众友科技EDA工作室
16
步骤3:建立图形文件 步骤3:建立图形文件 3:
(4) 弹出Symbol窗口。出现Libraries元件库目录。点击 + 出 现下图。
宏功能元件库 其他元件库 基本元件库
2011-102011-10-18
湖北众友科技EDA工作室 湖北众友科技EDA工作室
17
步骤3:建立图形文件 步骤3
(5)调入元件74161、and2、not、input和output。 调入元件74161、and2 not、input和output。 74161
器件编程

第三章 QuarttusII集成开发工具(2)

第三章 QuarttusII集成开发工具(2)

自己设计的 新元件
阳小明
19/37
全加器原理图
阳小明
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将f_adder设为 顶层电路文件
点击创建一 个新元件
阳小明
21/37
观察仿真结果
阳小明
22/37
更详细的软件使用内容见视频
希望大家多用多练!
阳小明
23/37
阳小明
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QuartusII的使用: 你要QuartusII做什么?
1)建一个工程 所有设计文件应 在这个工程目录中 4)仿真电路 画波形图, 观察 仿真后的结果 2)设计什么电路 用原理图或文本 3) 转换门级电路 映射到芯片 击鼠标
阳小明
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3.1.1、半加器原理图设计 双击快捷图标
启动后 的界面
阳小明
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1、建一个新项目(与教材步骤不一样,但都可以)
单击菜单File \ New Project Wizard
路径 项目名
指定项目目录 单击
阳小明
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2、建一击
阳小明
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原理图编辑器
绘图工 具栏 绘图区 滚动条
阳小明
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选择
点击
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单击 Node Finder 双击信号 窗空白
阳小明
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调入信号到波形文件中
选中后, 加到右边
阳小明
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画出输入信号
单击
阳小明
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仿真后的波形
阳小明
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3.1.2、全加器原理图设计
将以前的半加器设计复用
点击创建一 个新元件
阳小明
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3 Quartus II集成开发工具

3 Quartus II集成开发工具
EDA技术与应用
第三章 Quartus II集成开发工具
教学重点

Quartus II原理图设计 基于LPM单元库的设计
3.1 Quartus II原理图设计
原理图编辑
综合 FPGA / CPLD 器件和电路系统 FPGA / CPLD 适配 时序与功能 仿真
FPGA / CPLD 编程下载
设置Lpm_mult模块
2 LPM设计举例
(1)输入lpm_counter宏模块
(2)设置lpm_counter宏模块
使用端口 异步清零aclr、时钟输入clock 数据输出q、进位输出cout 设定参数
双击PIN NAME,命名引脚a、b、cout、sout
单击拖动鼠标,连接好电路
半加器原理图
(4)原理图文件存盘 File | Save As 命名为adder.bdf,保存到工程目录
2 创建工程(File | New Project Wizard)
(1)指定工程目录、名称和顶层设计实体
(2)将设计文件加入工程中
设置仿真模式
5 观察仿真结果
(1)启动仿真器
Processing | Start Simulation (2)查看波形图 Processing | Simulation Report View | Fit in window
半加器时序仿真波形图
3.1.4 全加器设计与仿真
1. 将半加器生成为1个元件符号
或在编辑窗口单击右键,选择Insert | Symbol (3)展开 primitives | logic 调入and2、xor primitives | pin 调入input、output
Insert symbol Edit | Insert Symbol
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3.8 采用Quartus II软件的宏功能模块lpm_counter设计 一个模为60的加法计数器,进行编译和仿真,查看仿真结果。 3.9 采用Quartus II软件的宏功能模块lpm_rom,用查表 的方式设计一个实现两个8位无符号数加法的电路,并进行 编译和仿真。 3.10 先利用LPM_ROM设计4位×4位和8位×8位乘法器各 一个,然后用Verilog语言分别设计4位×4位和8位×8位乘 法器,比较两类乘法器的运行速度和资源耗用情况。 3.11 用数字锁相环实现分频,假定输入时钟频率为10MHz, 想要得到6MHz的时钟信号,试用altpll宏功能模块实现该电 路。
1995)和大多数Verilog-2001标准(IEEE13642001),还支持VHDL1987标准(IEEE标准10761987)和VHDL1993标准(IEEE标准1076-1993)。
3. 优化布局布线
Setting对话框的Fitter Settings页指定控制时序驱动 编译和编译速度的选择,如下图所示。
3.1.5 生成测试文件
( ) 生 成 测 试 文 件 并 存 盘
1
(2)对测试文件进行设置
3.1.6 设置仿真软件的路径
3.1.7 Quartus自动调用Modelsim进行仿真
3.1.8 将二分频器生成一个元件符号
3.2 Modelsim 图形界面仿真 Modelsim 工作界面
(1)启动Modelsim,转换工作目录
数据线、地址线宽度设置
控制端口设置
添加.mif文件
如下图所示是基于ROM实现的4位×4位的无符号数 乘法器电路图,其参数设置为: LPM_WIDTH=8 LPM_WIDTHAD=8 LPM_FILE=mult_rom.mif
仿真结果
3.5.7 其他模块
Maxplus2库主要由74系列数字集成电路组成,包括 时序电路宏模块和运算电路宏模块两大类,其中时序电 路宏模块包括触发器、锁存器、计数器、分频器、多路 复用器和移位寄存器,运算电路宏模块包括逻辑预算模 块、加法器、减法器、乘法器、绝对值运算器、数值比 较器、编译码器和奇偶校验器。 对于这些小规模的集成电路,在数字电路课程中有详细 的介绍。他们的调入方法和Megafunction库中的宏模 块是一样的,只是端口和参数无法设置。

3.3

基于Quartus II软件,用74161设计一个模99的计数器, 个位和十位都采用 8421BCD 码的编码方式设计,分别用置 0 和 置1两种方法实现,完成原理图设计输入、编译、仿真和下载整 个过程。 基于Quartus II软件,用7490设计一个模71计数器,个位 和十位都采用8421BCD码的编码方式设计,完成原理图设计输 入、编译、仿真和下载整个过程。
Fitter Settings选项页
more Fitter Settings选项页
在Compilation Report中查看适配结果

在Timing Closure Floorplan中查看适配结果
在Chip Editor中查看适配结果
3.4 Quartus II的时序分析
全程编译前时序条件设置界面
(2)将设计文件加入工程中
(3)选择目标芯片
(4)工具设置
(5)结束设置
3.1.3 编译前设置 (1)选择 FPGA目标芯片
(2)选择配置器件的工作方式
(3)选择配置器件和编程方式
(4)选择目标器件引脚端口状态
(5)选择确认的Verilog语言版本
3.1.4 全程编译
全 程 编 译 无 错 后 的 报 告 信 息
更多控制端口设置
lpm_counter计数器功能仿真波形
模24方向可控计数器电路
3.5.5 锁相环模块
参数化锁相环宏模块altpll以输入时钟信号作为参考信
号实现锁相,从而输出若干个同步倍频或者分频的片内 时钟信号。与直接来自片外的时钟相比,片内时钟可以 减少时钟延迟,减小片外干扰,还可改善时钟的建立时 间和保持时间,是系统稳定工作的保证。不同系列的芯
计数器74161设计举例
模10计数器
仿真结果
模10计数器仿真波形


3
3.1 基于Quartus II软件,用D触发器设计一个2分频电路,并做波形仿 真,在此基础上,设计一个4分频和8分频电路,做波形仿真。 。 3.2 基于Quartus II软件,用7490设计一个能计时(12小时)、计分 (60分)和计秒(60秒)的简单数字钟电路。设计过程如下: (1)先用Quartus II的原理图输入方式,用7490连接成包含进位输出 的模60的计数器,并进行仿真,如果功能正确,则将其生成一个部件; (2)将7490连接成模12的计数器,进行仿真,如果功能正确,也将其 生成一个部件; (3)将以上两个部件连接成为简单的数字钟电路,能计时、计分和计秒, 计满12小时后系统清0重新开始计时。 (4)在实现上述功能的基础上可以进一步增加其它功能,比如校时功能, 能随意调整小时、分钟信号,增加整点报时功能等。
片对锁相环的支持程度不同,但是基本的参数设置大致
相同,下面便举例说明altpll的应用。
(1)输入altpll宏功能模块
选择芯片和设置参考时钟
锁相环控制信号设置
输入时钟设置
(2)编译和仿真
锁相环电路
功能仿真波形
3.5.6 存储器模块
ROM(Read Only Memory,只读存储器)是存储器的 一种,利用FPGA可以实现ROM的功能,但其不是真正意义 上的ROM,因为FPGA器件在掉电后,其内部的所有信息都 会丢失,再次工作时需要重新配置。 Quartus II提供的参数化ROM是lpm_rom,下面用一 个乘法器的例子来说明它的使用方法,这个例子使用 lpm_rom构成一个4位×4位的无符号数乘法器,利用查表 方法完成乘法功能。
“More Settings…”中的设置
时序分析结果
3.5 基于宏功能模块的设 计
3.5.1 乘法器模块 Megafunction库是Altera提供的参数化模块库。 从功能上看,可以把Megafunction库中的元器件 分为: 算术运算模块(arithmetic) 逻辑门模块(gates) 储存模块(storage) IO模块(I/O)
Settings对话框
2. 分析与综合设置
Analysis & Synthesis Settings项中包含有四个项目:
VHDL Input
Verilog HDL Input Default Parameters Synthesis Netlist Optimization
作为Quartus II的编译模块之一,Analysis & Synthesis包括Quaruts II Integrated Synthesis集 成综合器,完全 支持VHDL和Verilog HDL语言,并提供控制综合过程 的选项。支持Verilog-1995标准(IEEE标准1364-
算数运算模块库
lpm_mult
参数化乘法器lpm_mult宏功能模块的基本参数表
(1)调用lpm_mult
(2)lpm_mult参数设置
输入输出位宽设置
乘法器类型设置
(3)编译仿真
8位有符号乘法器电路
功能仿真波形
3.5.3
计数器模块
计数器输出端口宽度和计数方向设置
计数器模和控制端口设置
(2)新建仿真工程项目,添加仿真文件
添加仿真文件 新建工程项目
新建仿真文件
(3)编译仿真文件和设计文件到work工作库
输 入 仿 真 文 件 并 存 盘
对设计文件进行编译
编译文件到work工作库并加载
(4)进行仿真,输出波形和文本结果
3.3 Quartus II的优化设置
1. Setting设置 在Quartus II软件菜单栏中选择 “Assignments”中的“Setting…”就可打开 一个设置控制对话框。可以使用Setting对话框 对工程、文件、参数等进行修改,还可设置编 译器、仿真器、时序分析、功耗分析等等。
3.4
基于Quartus II,用74283(4位二进制全加器)设计实现 一个8位全加器,并进行综合和仿真,查看综合结果和仿真结果。
3.5


3.6 基于Quartus II,用74194(4位双向移位寄存器)设 计一个“00011101”序列产生器电路,进行编译和仿真, 查看仿真结果。 3.7 基于Quartus II软件,用D触发器和适当的门电路实现 一个输出长度为15的m序列产生器,进行编译和仿真,查看 仿真结果。
第 3章
Quartus II集成开发工具
基于Quartus II进行EDA设计开发的流程
QuartusⅡ图形界面
3.1 Quartus 调用Modelsim基本设计流程 3.1.1 建立工作库文件夹和编辑设计文件
(1)新建一个文件夹 (2)输入源程序
(3)文件存盘
3.1.2 创建工程 ( 1)利用 New Project Wizard创建工程modelsim_test
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