时序逻辑电路实验报告1031
时序逻辑电路实验报告
时序逻辑电路实验报告一、实验目的1. 加深理解时序逻辑电路的工作原理。
2. 掌握时序逻辑电路的设计方法。
3. 掌握时序逻辑电路的功能测试方法。
二、实验环境1、PC机2、Multisim软件工具三、实验任务及要求1、设计要求：要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。
2、实验内容：（1）按要求完成上述电路的功能。
（2）验证其功能是否正确。
四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程）首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。
画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。
然后通过化简卡诺图，得到对应的次态的状态方程；然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。
然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。
接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。
五、实验电路（画出完整的逻辑电路图和器件接线图）六、总结调试过程所遇到的问题及解决方法，实验体会1、设计过程中遇到过哪些问题？是如何解决的？在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。
2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。
时序电路实验报告
时序电路实验预习报告1 、时序电路组成原理和控制原理是什么？时序逻辑电路通常有组合电路和存储电路组成，控制部分主要有时钟信号及其他初态控制信号控制。
2 、状态图中的控制信号对状态的影响主要是：进行不同状态之间的转换控制，以及电路的工作停止或者单步运行。
3 、对状态机进行设置时应注意的问题：首先，应该确定信号状态、转变的条件，不能将转换条件设定错误，否则容易出现状态机不工作等；其次，注意一些控制信号对状态机的影响，其中dp=1时状态机进行单步运行，tj=1时，状态机停止，qd由1到0时，电路启动为1，状态机处于连续工作状态。
思考题：1.时序电路实行了哪几种启停控制逻辑？实行了启动、单拍、停机等控制信号来控制2.举例说明机器周期、节拍、脉冲？通常定义为从内存中读取一个指令字的最短时间，又称机器周期。
如：完成一个取指令需要6个状态周期，那么该机器的机器周期为6个状态周期。
一个节拍电位表示一个CPU周期的时间。
即与上例中的6个状态周期相同。
在一个节拍电位中又包含若干个节拍脉冲，节拍脉冲表示较小的时间单位。
把一个机器周期分为若干个相等的时间段，每一时间段对应一个节拍信号，称为节拍脉冲信号。
节拍的宽度取决于CPU完成一次基本操作的时间，如ALU完成一次正确的运算，寄存器间的一次传送等。
总而言之，节拍与机器周期等同，节拍脉冲即为机器周期的分成若干相等时间段。
3.单步运行状态如何进入？用途是什么？先将dp=0，tj=0，qd由1到0，然后令dp=1，机器进入单步运行状态。
用途是：每次只读一条指令，能观察到微指令的代码与当前微指令的执行结果。
实验日志10月20日今天主要参看了状态机的设定资料，基本学会了怎么样进行状态机的创建基本设定。
但是发现状态机设定中状态向导设定部分需要认真仔细，否则会得到的状态机就会出现各种问题。
10月21日主要进行了实验五中状态机的设定。
设定过程中发现时钟信号和reset 信号必须保留，而且不能进行名字的改变，否则不能进行下一步设定。
时序电路测试及研究实验报告
时序电路测试及研究实验报告一、实验目的1、掌握时序电路的基本概念和工作原理；2、学习时序电路的测试方法；3、实验对仿真结果验证，进一步了解和理解时序电路的性能。
二、实验仪器和材料1、示波器；2、信号发生器；3、逻辑分析仪；4、7400、7474、74163等数字集成电路芯片；5、电路板、连接线等。
三、实验原理时序电路是一种含有存储单元的组合电路，可以实现不同时刻的输入、输出和状态转移。
时序电路可以分为同步时序电路和异步时序电路两种类型。
同步时序电路是指每次时钟上升沿时，电路的状态都会根据当前的输入信号和存储器的状态进行更新，因此该电路的输出状态只与时钟信号有关。
常见的同步时序电路有触发器、寄存器、计数器等。
异步时序电路是指每次时钟上升沿时，电路的状态不仅根据当前的输入信号和存储器的状态进行更新，而且可能还受到外部输入信号的影响。
因此该电路的输出状态除了与时钟信号有关外，还与其他输入信号有关。
常见的异步时序电路有锁存器、触发器等。
时序电路的测试是指通过特定的输入序列，观察电路在不同时刻的输出状态，并对电路的正确性进行判断。
常见的时序电路测试方法有基本时序测试和边界值测试。
基本时序测试是指通过在不同时间点上施加不同的输入信号序列，观察电路的输出状态，通过比对期望的输出状态和实际的输出状态，判断电路是否正常工作。
边界值测试是指通过在输入信号中使用最大值、最小值、最大不稳定延迟和最小不稳定延迟等极限数据进行测试，以检测电路的极限工作条件下的正确性和可靠性。
四、实验步骤1、搭建基本的时序电路，如触发器、寄存器、计数器等；2、给电路施加不同的输入信号序列，观察电路的输出状态；3、利用逻辑分析仪、示波器等工具，对电路的输入信号和输出信号进行测试；4、对比实际的输出状态和期望的输出状态，判断电路是否正常工作；5、使用边界值测试方法，对电路的极限工作条件下的正确性和可靠性进行测试。
五、实验结果及分析在实验过程中，我们使用了不同的数字集成电路，包括7400、7474、74163等。
时序逻辑电路实验报告
时序逻辑电路实验报告一、实验目的1、掌握时序逻辑电路的设计过程。
2、了解时序电路器件的构成，用触发器设计一些简单的时序电路。
二、实验原理如果电路任一时刻的输出不仅取决于当时的输入信号，还取决于电路原来的状态，或者说还与以前的输入信号有关，具备这种逻辑功能特点的电路我们称之为时序逻辑电路。
根据时序电路的时钟信号是否相同，即触发器是否同时翻转，又可以把时序电路分为异步时序电路和同步时序电路。
分析一个时序电路，就是要找出给定时序电路的逻辑功能。
步骤如下：1、从给定逻辑图得出每个触发器的驱动方程；2、由驱动方程得到触发器的状态方程，从而得到时序电路的状态方程组；3、根据逻辑图写出时序电路的输出方程。
4、根据得到的方程式画出逻辑图。
5、检查电路是否能够自启动，进行逻辑修改，实现自启动。
而异步时序电路和同步时序电路的分析方法又不尽相同，在异步时序电路中，状态发生转换时，并不是所有触发器都翻转，只有有时钟信号的才计算触发器次态，没有时钟信号的触发器保持状态不变。
如果想使电路的逻辑功能一目了然，可以用状态转换真值表、状态转换图和时序图等三种方法来表示，他们之间可以相互转换。
为一个四位扭环计数器和其工作波形，并且该计数器可以自行启动。
其工作状态为0000→0001 →0011 →0111 →1111 →1110 →1100 →1000，然后再回到0000重新开始计数。
三、实验器件74175是四D型触发器，有公共的清零端和公共时钟信号，包含四组相同的D触发器，上升沿触发，清零端低电平有效。
四、实验内容1、用D触发器7474设计一个异步减法计数器，验证功能并画出逻辑图。
2、制作任意进制加法计数器。
（7进制计数器，同步）3、用JK触发器7476设计一个九进制同步加法计数器，搭建电路验证其功能，并画出逻辑图。
4、用JK触发器和门电路设计111序列信号检测器，有一个信号输入端口X，一个输出端口Y，当X输入序列111时，输出Y=1。
时序逻辑实验报告
实验报告姓名：陈生文学号：1053305048班级：电气二班一、课程设计要求1011序列发生器的设计实现设计内容：1）进行需求分析，确定总体框架；2）画出逻辑电路图； 3）对设计电路进行仿真; 设计要求:1)设计一个1011序列发生器；二、1011序列发生器分析之1011序列发生器序列信号是一组串行周期性的二进制码。
能够产生一组或多组序列信号的电路称为序列信号发生器。
序列信号发生器通常由移位寄存器或计数器构成，我采用的是移位寄存器序列信号发生器。
它由移位寄存器和组合逻辑输出网络两个部分组成，序列码从组合逻辑输出网络输出。
设计过程分为两步：首先根据序列码的长度M选择适合的移位寄存器，状态可以自定；按寄存器的状态转移关系和序列码的要求设计组合输出网络。
我采用这种方法的原因是可以通过并行送数进行初始化，因此这种结构对于输出序列的更改比较方便，有重复利用性，只要产生的序列长度相等即可。
程序源Entity sheji isPort ( X : in STD_LOGIC; clk : in STD_LOGI C; Z : out STD_LOGIC; );end mimasuo_sheji;architecture Behavioral ofsheji issignal state : STD_LOGIC_VECTOR(1 DOWNTO 0) := "00";signal next_state : STD_LOGIC_VECTOR(1 DOWNTO 0) :="00"; beginprocess(state,clk)beginstate <= next_state;if(clk'event and clk='1' )then case state iswhen"00" => if(c ='1')thennext_state <= "01";Z <= '0'; elsenext_state <= "00";Z <= '0';end if; when"01" => if(c='1')thennext_state <= "01";Z <= '0'; elsenext_state <= "10";Z <= '0'; end if; when"10" => if(c='1')thennext_state <= "11";Z <= '0'; elsenext_state <= "10"; Z<= '0'; end if;when"11" => if(c='1')thennext_state <= "01";Z <= '1'; elsenext_state <= "10"; Z <= '0'; end; end case; end if;end process; end Behavioral;仿真波形序列发生器波形。
时序发生设计实验报告
时序发生设计实验报告实验目的和背景时序发生是数字电路设计中的重要内容，它可以控制信号在不同电平之间的切换时间，实现各种复杂的功能。
本实验的目的是通过设计和实现时序发生电路，加深对时序发生原理的理解，并掌握时序发生的设计方法和技巧。
实验原理时序发生电路通常由时钟信号、触发器和门电路组成。
时钟信号作为时序发生的驱动信号，触发器用于存储并延时信号，门电路用于控制信号的输出。
本实验中，我们采用JK 触发器和与非门电路来设计时序发生电路。
JK 触发器是一种带有置位和复位功能的触发器，它能够根据输入信号的改变在两个稳定状态之间切换。
与非门电路是一种逻辑门电路，它能够实现输入信号的非操作。
实验材料和器件- 集成电路板- JK 触发器芯片- 与非门芯片- 连接线- 示波器实验步骤1. 将JK 触发器芯片、与非门芯片和连接线连接在集成电路板上；2. 根据设计要求，将输入信号和时钟信号连接到JK 触发器芯片的相应引脚；3. 将JK 触发器芯片的输出信号连接到与非门芯片的输入引脚；4. 将与非门芯片的输出信号连接到示波器，以观察信号的变化；5. 根据设计要求，调整触发器的各个引脚的电平和时钟信号的频率。
实验结果和分析在实验中，我们根据设计要求，设计了一个简单的时序发生电路，实现了信号在不同电平之间的切换。
通过观察示波器上的波形图，可以看到信号的切换时间与时钟信号的频率和触发器的延时时间有关。
当时钟信号的频率较高时，信号的切换时间也相应变短；当触发器的延时时间较长时，信号的切换时间也会相应延长。
实验结果表明，通过合理设置触发器的引脚和时钟信号的频率，可以实现复杂的信号处理功能。
同时，观察和分析波形图有助于理解时序发生电路的工作原理和特性。
实验总结通过本次实验，我深入了解了时序发生的原理和设计方法。
通过设计和实现时序发生电路，我掌握了使用JK 触发器和与非门构建时序发生电路的技巧。
通过观察示波器上的波形图，我对时序发生电路的工作原理有了更深入的理解。
时序电路测试及研究实验报告总结
时序电路测试及研究实验报告总结时序电路是数字电路中的一种重要电路，用于在特定的时间顺序下控制电路的工作状态。
为了确保时序电路的正确性和可靠性，需要进行测试和研究。
本文将对时序电路测试及研究进行总结。
时序电路测试是为了验证时序电路的功能和性能是否符合设计要求，并发现可能存在的故障和缺陷。
测试的过程包括建立测试模型、编写测试程序、执行测试、对测试结果进行分析和评估等步骤。
测试模型是根据时序电路的逻辑功能和时序特性构建的，通过模拟输入信号和观察输出信号的方式进行测试。
测试程序是根据测试模型编写的，用于生成输入信号并对输出信号进行观测和分析。
执行测试时，需要将测试程序加载到测试平台上，并对时序电路进行测试。
测试结果的分析和评估可以通过比对预期输出和实际输出，检测故障和缺陷的位置和原因。
时序电路测试中常用的方法包括模拟仿真和硬件验证。
模拟仿真是利用计算机软件对时序电路进行逻辑仿真和时序仿真，通过模拟输入信号和观察输出信号来验证电路的功能和时序特性。
硬件验证是将时序电路实现在硬件平台上，通过实际输入信号和观察输出信号来验证电路的功能和时序特性。
模拟仿真具有成本低、测试周期短等优点，但无法完全覆盖复杂电路的所有状态和时序情况；硬件验证具有真实性强、能够全面测试等优点，但成本高、测试周期长。
因此，根据具体的需求和条件，选择合适的测试方法进行时序电路的测试。
时序电路研究是为了深入理解时序电路的工作原理和特性，提高电路的性能和可靠性。
研究的内容包括时序电路的设计方法、时序电路的优化技术、时序电路的故障诊断和容错技术等。
时序电路的设计方法可以通过逻辑综合和时序优化等技术，提高电路的性能和功耗；时序电路的优化技术可以通过时序约束和时钟校正等技术，提高电路的工作速度和稳定性；时序电路的故障诊断和容错技术可以通过故障模型和故障检测算法等技术，提高电路的可靠性和容错性。
时序电路测试及研究是保证时序电路功能和性能的重要手段。
通过测试，可以发现电路中可能存在的故障和缺陷，及时修复和改进电路；通过研究，可以深入理解电路的工作原理和特性，提高电路的性能和可靠性。
时序逻辑电路设计实验报告总结
时序逻辑电路设计实验报告总结本次实验是关于时序逻辑电路设计的，是一项基础性实验内容。
目的在于通过实验学习并掌握时序电路的设计方法及其实现过程。
在本次实验中，我们学习了时序逻辑电路的实现方式、时序逻辑电路设计中需要掌握的关键点，并完成了相应的实验内容。
实验步骤：1. 组件布线连接。
本次实验需要用到的器材包括：逻辑分析仪、数字电路实验箱等。
首先将数字电路实验箱中的两个 JK 触发器组成的二进制计数器和以成功率为主，在进一步话题构建上努力弥补北方口音的本土语音合成引擎分别与逻辑分析仪进行正确的连接。
2. 测试器件连接正确性。
在这一步，我们将输入‘1’，并进行此操作多次，查看电路是否按照计数器的要求按顺序计数。
此步骤可以验证电路布线连接是否正常，如果不正常则需要重新进行布线连接。
3. 设计时序电路。
在此步骤中，我们需要进行时序电路的设计。
具体操作方法请见下文。
4. 进行电路测试。
在此步骤中，我们将按照设计的时序电路流程对电路进行测试，以验证其是否按照要求工作。
实验结果：在进行实验过程中，我们成功地完成了组成二进制计数器的 JK 触发器的布线连接，并通过多次输入‘1’的测试，确保电路按照计数器的要求正确计数。
随后，我们利用时序图对时序电路进行了设计，并按照设计流程进行了实验测试。
实验总结：时序逻辑电路设计实验是一项基础性实验内容，对于我们在日后进行电路设计和实现过程中有很大的帮助。
本次实验中，我们在实践中掌握了时序电路设计的流程及其实现方法，亲手完成了实验操作，增强了我们的实践技能。
同时，本次实验中，我们还发现了不足之处，对于实验结果进行了反思，提高了我们的思考能力和分析问题的能力。
总之，本次时序逻辑电路设计实验是一次很有意义的实验。
通过实验，我们掌握了更多的实践技能、加深了自己对于电路的理解，并提高了自己的思考能力和分析问题的能力。
希望未来能有更多的实践机会，为我们加深知识、提高能力打下更为坚实的基础。
时序逻辑实验报告
一、实验目的1. 理解时序逻辑电路的基本概念和工作原理。
2. 掌握时序逻辑电路的设计方法和测试方法。
3. 熟悉常用中规模集成计数器和寄存器的逻辑功能和使用方法。
二、实验原理时序逻辑电路是指其输出不仅取决于当前输入信号，还取决于电路的过去状态。
本实验主要涉及计数器和寄存器两种时序逻辑电路。
计数器：计数器是一种能够对输入脉冲进行计数的时序逻辑电路。
常见的计数器有二进制计数器、十进制计数器和可编程计数器等。
寄存器：寄存器是一种用于存储二进制信息的时序逻辑电路。
常见的寄存器有D型寄存器、移位寄存器和计数寄存器等。
三、实验设备1. 数字电子技术实验箱2. 示波器3. 信号源4. 集成芯片：74LS163、74LS00、74LS20等四、实验内容1. 计数器设计（1）设计一个4位二进制加法计数器，实现0-15的循环计数。
（2）设计一个10进制计数器，实现0-9的循环计数。
2. 寄存器设计（1）设计一个D型寄存器，实现数据的存储和读取。
（2）设计一个移位寄存器，实现数据的右移和左移。
3. 时序逻辑电路测试（1）测试计数器的计数功能。
（2）测试寄存器的存储和读取功能。
五、实验步骤1. 计数器设计（1）根据计数器的功能要求，设计电路图。
（2）根据电路图，选择合适的集成芯片。
（3）搭建实验电路。
（4）测试计数器的计数功能。
2. 寄存器设计（1）根据寄存器的功能要求，设计电路图。
（2）根据电路图，选择合适的集成芯片。
（3）搭建实验电路。
（4）测试寄存器的存储和读取功能。
3. 时序逻辑电路测试（1）测试计数器的计数功能。
（2）测试寄存器的存储和读取功能。
六、实验结果与分析1. 计数器设计（1）4位二进制加法计数器能够实现0-15的循环计数。
（2）10进制计数器能够实现0-9的循环计数。
2. 寄存器设计（1）D型寄存器能够实现数据的存储和读取。
（2）移位寄存器能够实现数据的右移和左移。
3. 时序逻辑电路测试（1）计数器的计数功能正常。
时序逻辑电路的设计与测试实验报告
时序逻辑电路的设计与测试实验报告一、实验目的本实验旨在让学生掌握时序逻辑电路的设计与测试方法，了解时序逻辑电路的基本原理和特点，以及掌握时序逻辑电路的设计流程和测试方法。
二、实验原理1. 时序逻辑电路的基本原理时序逻辑电路是指由组合逻辑电路和存储器件组成的电路，具有记忆功能。
它能够根据输入信号的状态和过去的状态来决定输出信号的状态。
时序逻辑电路包括触发器、计数器、移位寄存器等。
2. 时序逻辑电路的特点（1）具有记忆功能，能够存储过去状态；（2）输出信号不仅与输入信号相关，还与过去状态相关；（3）具有延迟特性，输出信号需要一定时间才能稳定下来。
3. 时序逻辑电路的设计流程（1）确定功能要求；（2）选择合适的存储器件和触发器；（3）设计组合逻辑部分；（4）设计时钟控制部分；（5）综合验证。
4. 时序逻辑电路测试方法常用测试方法包括仿真测试和实际硬件测试。
仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。
三、实验内容本次实验的内容为设计一个简单的计数器电路，该电路能够对输入信号进行计数，并将结果输出到LED灯上。
四、实验步骤1. 确定功能要求本次实验要求设计一个4位二进制计数器，能够对输入信号进行计数，并将结果输出到LED灯上。
2. 选择合适的存储器件和触发器本次实验选择D触发器作为存储器件，因为它具有较高的稳定性和可靠性。
同时，还需要选择合适的时钟控制电路，以确保计数器能够正常工作。
3. 设计组合逻辑部分组合逻辑部分主要包括加法器和译码器。
加法器用于将当前计数值加1，译码器则用于将二进制码转换成LED灯能够显示的十进制码。
4. 设计时钟控制部分时钟控制部分主要包括时钟发生电路和时序控制电路。
时钟发生电路用于产生稳定的时钟信号，时序控制电路则用于控制D触发器的输入端和输出端。
5. 综合验证综合验证包括仿真测试和实际硬件测试。
仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。
时序电路测试及研究实验报告总结
时序电路测试及研究实验报告总结时序电路测试及研究实验报告总结一、实验目的1. 理解时序电路的基本概念和原理；2. 学习时序电路的设计方法；3. 掌握时序电路测试方法。
二、实验器材1. 电源；2. 示波器；3. 函数发生器；4. 逻辑分析仪。
三、实验原理1. 时序电路的概念和分类：时序电路是指由触发器、计数器等组成的数字电路，按照信号传递时间顺序控制输出信号状态。
根据输入输出关系可分为同步时序电路和异步时序电路。
2. 触发器：触发器是一种用于存储二进制信息的数字元件，它可以将输入信号转换为稳定的输出信号，并能够保持该状态。
3. 计数器：计数器是一种用于计数的数字元件，它能够根据输入信号进行计数，并在达到设定值后产生输出信号。
四、实验步骤与结果1. D触发器测试：（1）连接D触发器并设置输入端口和输出端口；（2）使用函数发生器模拟输入脉冲，并使用示波器检测输出脉冲；（3）通过逻辑分析仪观察D触发器的时序波形。
结果：通过实验，我们得到了D触发器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。
2. JK触发器测试：（1）连接JK触发器并设置输入端口和输出端口；（2）使用函数发生器模拟输入脉冲，并使用示波器检测输出脉冲；（3）通过逻辑分析仪观察JK触发器的时序波形。
结果：通过实验，我们得到了JK触发器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。
3. T触发器测试：（1）连接T触发器并设置输入端口和输出端口；（2）使用函数发生器模拟输入脉冲，并使用示波器检测输出脉冲；（3）通过逻辑分析仪观察T触发器的时序波形。
结果：通过实验，我们得到了T触发器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。
4. 计数器测试：（1）连接计数器并设置计数范围；（2）使用函数发生器模拟输入脉冲，并使用示波器检测计数范围内产生的输出信号；（3）通过逻辑分析仪观察计数器的时序波形。
结果：通过实验，我们得到了计数器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。
时序逻辑电路实验报告
一、实验目的1. 理解时序逻辑电路的工作原理和基本结构；2. 掌握触发器、计数器等时序逻辑电路的设计方法；3. 熟悉Multisim软件在时序逻辑电路设计与仿真中的应用；4. 培养实际操作能力和分析问题、解决问题的能力。
二、实验原理时序逻辑电路是一种在时钟信号控制下，输出不仅与当前输入有关，还与电路历史状态有关的数字电路。
其基本结构包括触发器、计数器等。
触发器是时序逻辑电路的基本单元，用于存储一位二进制信息。
计数器是时序逻辑电路的一种应用，用于对输入脉冲进行计数。
三、实验内容1. 触发器实验（1）实验目的：熟悉触发器的工作原理和功能，掌握触发器的使用方法。
（2）实验内容：设计一个JK触发器，实现时钟信号控制下的同步置1、同步置0、计数等功能。
（3）实验步骤：① 使用Multisim软件，搭建JK触发器电路；② 搭建计数器电路，实现时钟信号控制下的计数功能；③ 设置输入信号，观察触发器和计数器的输出波形，验证功能。
2. 计数器实验（1）实验目的：掌握计数器的设计方法，熟悉不同计数器电路的功能。
（2）实验内容：设计一个模为24的二进制计数器和模为60的十进制计数器。
（3）实验步骤：① 使用Multisim软件，搭建二进制计数器电路；② 设置输入信号，观察计数器的输出波形，验证功能；③ 使用Multisim软件，搭建十进制计数器电路；④ 设置输入信号，观察计数器的输出波形，验证功能。
四、实验结果与分析1. 触发器实验实验结果显示，设计的JK触发器能够实现同步置1、同步置0、计数等功能。
在计数过程中，触发器的输出波形符合预期，验证了JK触发器的功能。
2. 计数器实验实验结果显示，设计的模为24的二进制计数器和模为60的十进制计数器均能实现预期的计数功能。
在计数过程中，计数器的输出波形符合预期，验证了计数器电路的功能。
五、实验总结本次实验通过设计、搭建和仿真时序逻辑电路，掌握了触发器、计数器等时序逻辑电路的设计方法，熟悉了Multisim软件在时序逻辑电路设计与仿真中的应用。
西安交大数电实验时序逻辑电路实验报告
实验名称：时序电路实验一．实验目的：1.学习使用HDL进行时序电路设计；2.学习编辑顶层文件和用户约束文件；3.熟悉同步和异步的概念及实现方法；4.熟悉在Basys2开发板简单外围设备的控制；5.熟悉时钟的分频方法及占空比的调节。
二．预习内容1.用HDL设计一个秒脉冲（1s,2s,3s）发生器，并用LED显示：分析：本电路设计主要分为三个部分：分频，计数，译码1.1HDL源文件（Verilog）:module mod10(input clk, clr,output reg[6:0] a_to_g,output wire[3:0]an,output reg[3:0]q);assign an = 4'b1110;//最右译码管使能reg [26:0] counter;//时钟分频，默认时钟为50MHZ，分频为1HZ，即周期为1s always @ (posedge clk)if (counter == 25000000)counter <= 0;//达到一半时计数归零elsecounter <= counter + 1;reg clk_div;//引入新的电平always @ (posedge clk )if (counter == 25000000) clk_div <= ~clk_div;//达到一半时电平翻转，使占空比为50%，同理可知，要使脉冲的周期变为2s、3s，只需用50MHZ除以相应的频率，得到所需分频数（50000000，,75000000）.然后引入一个新的寄存变量，使它在达到分频数一半时翻转，同时计数归零。
这样就得到了所需的频率，并且保证了占空比为50%。
//带有异步清零的十进制计数器always @ (posedge clk_div or posedge clr)beginif(clr==1)q <= 0;else if (q == 9)q <= 0;elseq <= q + 1;endalways @(*)case (q)0:a_to_g = 7'b0000001;1:a_to_g = 7'b1001111;2:a_to_g = 7'b0010010;3:a_to_g = 7'b0000110;4:a_to_g = 7'b1001100;5:a_to_g = 7'b0100100;6:a_to_g = 7'b0100000;7:a_to_g = 7'b0001111;8:a_to_g = 7'b0000000;9:a_to_g = 7'b0001100;default:a_to_g = 7'b0000001;endcaseendmodule1.2Basys2约束文件：NET "q[0]" LOC = "G1";NET "a_to_g[0]" LOC = "M12";NET "a_to_g[1]" LOC = "L13";NET "a_to_g[2]" LOC = "P12";NET "a_to_g[3]" LOC = "N11";NET "a_to_g[4]" LOC = "N14";NET "a_to_g[5]" LOC = "H12";NET "a_to_g[6]" LOC = "L14";NET "an[3]" LOC = "K14";NET "an[2]" LOC = "M13";NET "an[1]" LOC = "J12";NET "an[0]" LOC = "F12";NET "clk" LOC = "B8";NET "clr" LOC = "G12";2.设计一个带有异步清零和置数信号（置数为全逻辑1）的4位寄存器，并在开发板上验证2.1HDL源文件：module regf(clr,clk,d,load,q);input wire clk;input wire clr;input wire load;input [3:0]d;output [3:0]q;reg [3:0] q;always @ (posedge clk or posedge clr)beginif (clr == 1)q <= 0;//异步清零else if (!clr&&load)beginq[0]<=1;q[1]<=1;q[2]<=1;q[3]<=1;end//同步置数elseq <= d;endendmodule2.2约束文件：NET "clk" LOC = "B8";NET "clr" LOC = "P11";NET "load" LOC ="L3";NET "q[3]" LOC = "G1";NET "q[2]" LOC = "P4";NET "q[1]" LOC = "N4";NET "q[0]" LOC = "N5";NET "d[3]" LOC = "G3";NET "d[2]" LOC = "F3";NET "d[1]" LOC = "E2";NET "d[0]" LOC = "N3";2.3仿真文件：module regftest;// Inputsreg clr;reg clk;reg [3:0] d;reg load;// Outputswire [3:0] q;// Instantiate the Unit Under Test (UUT) regf uut (.clr(clr),.clk(clk),.d(d),.load(load),.q(q));initial begin// Initialize Inputsclr = 0;clk = 0;d = 0;load = 0;// Wait 100 ns for global reset to finish#100;// Add stimulus hereclr = 1;#200;clr = 0; clk = 1; d = 0100;#200;clr = 0; clk = 0; d = 1100;#200;clr = 0; clk = 1; d = 1001;#200;clr = 0; clk = 0; d = 0011;#200;clr = 0; clk = 1; d = 0000;#200;clr = 0; clk = 0; d = 0010;#200;clk = 1;load = 1;endendmodule2.4仿真图像：。
实验五时序逻辑电路实验报告
实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。
2.掌握时序逻辑电路的设计方法。
3.运用Verilog语言进行时序逻辑电路的设计和仿真。
二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。
时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。
三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。
1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。
2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。
3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。
四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。
在设计中需要注意时钟的频率和输入信号的变化。
2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。
3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。
4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。
5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。
6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。
7.总结实验结果，撰写实验报告。
五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。
2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。
3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。
路作文之时序电路设计实验报告
时序电路设计实验报告【篇一：时序逻辑电路实验报告】二、时序逻辑电路实验题目1.试用同步加法计数器74ls161（或74ls160）和二4输入与非门74ls20构成百以内任意进制计数器，并采用led数码管显示计数进制。
采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。
例如，采用同步加法计数器74ls 161构成60进制加法计数器的参考电路如图2所示。
设计：（一）设计一个固定进制的加法计数器。
（2）利用十六进制的加法计数器74ls61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示0.1.2.3….9，所以一片74ls161只可以控制一个显示器，就要将一片74ls161改为十进制，最后再利用级联的74ls161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，计图如下： a.清零法，异步清零信号为????=qa1qb1qc1qd1?上图中两个一码显示，左边是低位显示，右边为高位显示。
（3）状态转换图为：b,置数法，为了使显示数字范围在0～9，才能使显示译码器显示0～9，则是置数qa1qb1qc1qd1=0000，,在第一个74ls161与第二个之间对进位信号进行改造，将进位信，用两个与非门实现该功能。
则当 =1， =0,且时钟信号来号改为rco=qaqd= qaqdcrld.则设计电路为: 临时，计数器置数qa1qb1qc1qd1=0000，置数信号ld=qa1qb1qc1qd1上图中两个一码显示，左边是低位显示，右边为高位显示。
（二）设计一个进制可以容易改变的加法计数器。
(1)555定时器原理同上书（1）。
（2）同样将低位74ls161片与高位片之间设置成十进制和进位信号和上述一样，（3）在这里增加设置进制改变控制，可以利用四位bcd8421码比较器74ls85进行比较，利用8个数据选择开关进行设置，用一组四位设置进制的十位数字，另一组的四位设置个位数字，当加法计数器的个位和十位数字和设置进制的十位和个位数字相等时，qa=b=1,再经过与非门的处理实现清零信号。
实验五--时序逻辑电路实验报告
实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。
2．掌握常用中规模集成计数器的逻辑功能和使用方法。
二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。
三、实验原理和实验电路1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。
在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。
2．(1) 四位二进制（十六进制）计数器74LS161（74LS163）74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。
74LSl63是同步置数、同步清零的4位二进制加法计数器。
除清零为同步外，其他功能与74LSl61相同。
二者的外部引脚图也相同，如图5.1所示。
表5.1 74LSl61（74LS163）的功能表清零预置使能时钟预置数据输入输出工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D0 ××××（）××××0 0 0 0 异步清零1 0 ××D A D B D C D D D A D B D C D D同步置数1 1 0 ××××××保持数据保持1 1 ×0 ×××××保持数据保持1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。
第二类是由集成二进制计数器构成计数器。
第三类是由移位寄存器构成的移位寄存型计数器。
第一类，可利用时序逻辑电路的设计方法步骤进行设计。
时序逻辑电路实验报告
二、时序逻辑电路实验题目1. 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED 数码管显示计数进制。
采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。
例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。
1Q A Q B Q C Q D CP74LS161P TR COD C B A L D C rQ A Q B Q C Q D CP74LS161P TR COD C B A L D C rCP&设计：（一）设计一个固定进制的加法计数器。
（1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的T=T 1+T 2=（R A +R B ）C+ R B C=（R A +2R B ）C ，通过改变电阻R A ，R B 和C 的大小，可以改变脉冲的周期。
所发电阻为2个510k Ω，C=1uF ，则T=（R A +2R B ）C= （2）利用十六进制的加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示….9，所以一片74LS161只可以控制一个显示器，就要将一片74LS161改为十进制，最后再利用级联的74LS161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，a.清零法，异步清零信号为=计图如下：U1LM555CMGND 1DIS 7OUT3RST 4VCC8THR 6CON5TRI 2VCC5V R1510kΩR2510kΩC11uFC25nFVCC213U274LS160DQA 14QB 13QC 12QD 11RCO15A3B 4C 5D6ENP 7ENT 10~LOAD 9~CLR 1CLK 2GND8VCC 16U374LS160DQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D6ENP 7ENT10~LOAD9~CLR 1CLK 2GND8VCC 1600U4DCD_HEX_DIG_ORANGE U5DCD_HEX_DIG_ORANGEVCC5VVCC5VVCC600U8B 74S00D 5U6B 74S00D 10U7A 74S20D14111312874VCC 5V15VCC VCC 9上图中两个一码显示，左边是低位显示，右边为高位显示。
时序逻辑实验报告
目录
• 实验目的 • 实验原理 • 实验步骤 • 实验结果与分析 • 实验总结与展望
01
实验目的
掌握时序逻辑电路的基本原理
理解时序逻辑电路的 基本组成：触发器、 寄存器、计数器等。
了解时序逻辑电路的 性能参数：频率响应、 功耗、稳定性等。
掌握时序逻辑电路的 工作原理：状态转换、 状态编码、时钟信号 等。
数据输入 在时钟信号的上升沿或下降沿时刻，数据输入端 口的信号发生变化，触发器或寄存器将数据存储 下来。
数据输出 在下一个时钟信号的上升沿或下降沿时刻，触发 器或寄存器将存储的数据输出到数据输出端口。
常见的时序逻辑电路类型
寄存器 寄存器是时序逻辑电路中最基本的类型，用于存储二进制 数据。根据存储位数不同，寄存器可分为一位、两位、四 位等类型。
电路板制作
根据设计的电路板布局， 制作实验电路板，准备进 行实验。
测试和调试电路
测试信号源准备
准备符合要求的测试信号源，用于输入到时序逻辑电路中，以验 证其功能。
测试与调试
将测试信号源连接到实验电路中，进行测试与调试，观察输出结果 是否符合预期。
故障排查与修正
在测试与调试过程中，发现电路存在问题或故障时，进行故障排查 与修正，确保实验结果的准确性和可靠性。
元件类型选择
根据电路设计需求，选择 合适的电子元件类型，如 触发器、寄存器等。
元件数量计算
根据电路规模和复杂度， 计算所需的电子元件数量， 确保实验的可行性和准确 性。
搭建实验电路
电路原理图绘制
根据设计的时序逻辑电路 和选择的电子元件，绘制 实验电路的原理图。
电路板布局设计
根据电路原理图，设计实 验电路板的布局，确保元 件的合理布置和连接。
时序逻辑实验报告
实验报告姓名：陈生文学号：1053305048班级：电气二班实验目的：1. 常用组合逻辑电路设计方法2. VHDL设计思想与调试方法3. LPM元件定制4. 电路设计的仿真验证和硬件验证实验要求：学习常用组合逻辑的可综合代码的编写,学习VHDL语言的编程思想与调试方法，学习通过定制LPM元件实现逻辑设计，通过波形仿真及硬件实验箱验证设计的正确与否。
实验流程：1.利用VHDL代码实现2.利用LPM元件定制实现3.运用分析调试工具RTL viewer查看景软件解释生成的原理图并分析实验具体步骤：1.利用VHDL代码实现 (1)VHDL代码实验具体步骤：1.利用VHDL代码实现(1)VHDL代码实验程序library IEEE;use IEEE.std_logic_1154.all;entity bijiao ispoic( a2,a1; acd logic;b2,b1; acd logic;f1,f2;butter asd logic;f3; out asd logic);end bijiao;archi ceccure bijiao_crch of bi jiao isbeginf1<=(a2 and (not b2)) or (a1 and (not b1)and a2) or (a1 and (not b1)and b2);f2<=(b2 and (not a2)) or (b1 and (not a1)and b2) or (a1 and (not a1)and a2);f3<=(not(f1 or f2);and bijiao_arch;编译结果编译后的仿真波形（1）结构描述：使用元件例化方法描述硬件构造特征，定义实现实体的信号与实体的精确互连结构。
（2）行为描述：对系统的数学模型，即输入与输出之间的数学关系进行描述。
它是一种高层次的抽象，不涉及具体的电路元件及其连接，没有电路的意味。
中小规模时序逻辑电路实验报告
中小规模时序逻辑电路实验报告(一)实验题目：氧气的实验室制取与性质实验目的：教材45页实验器材：教材45页实验步骤：1、氧气的制备1)查：先在水槽中装适量的水，再检查装置的气密性。
2)上装：往试管中放入kmno4，并在试管口放一团棉花。
3)定：固定各仪器(注意，铁夹夹在试管中上部，试管口要略向下倾斜，酒精灯与试管底部的距离)。
4)好像，把两个装满水的集气瓶联同玻璃片后空翻在水槽中。
5)点，点燃酒精灯，先预热，再集中加热。
6)交，等待气泡已连续、光滑的释出时，已经开始搜集，搜集不好后在水中砌上玻璃片抽出正置于桌上。
7)移，先将导管移出水面。
8)攻灭，最后点燃酒精灯。
2、氧气的性质：1)把蔓延到红肿的木炭伸进至氧气瓶中，点燃后倒入石灰水，震荡。
2)点燃系在螺旋状细铁丝底端的火柴，待火柴快燃尽时，再伸入到o2瓶中。
观察铁丝在氧气中燃烧的现象现象：1、木炭在o2中燃烧，发白光、放热、滴入的石灰水变浑浊。
2、细铁丝在氧气中频繁冷却，火星十足，吸热，分解成一种黑色的熔融物。
实验结论：3、可燃物例如：木炭在氧气里冷却，比在空气里冷却更频繁;在空气中无法冷却的物质例如铁却可以在氧气里冷却，表明o2就是一种化学性质较活泼的气体。
熄灭熄灭(二)实验题目：co2的实验室制取与性质实验目的：教材实验器材：教材实验步骤：1、制取二氧化碳1)相连接装置，检查装置的气密性。
2)往试管中装入大理石，倒入占试管容积1/3的稀盐酸，用胶塞塞住管口，观察现象。
3)用向上排在空气法搜集气体，瓶口砌上玻片。
4)验满，备用2、二氧化碳的性质：教材-现象：1、大理石与稀盐酸反应产生大量气泡，大理石逐渐增大。
2、烧杯内的蜡烛熄灭3、灌入二氧化碳的试管中石蕊变白，冷却后红色渐渐消失4、石灰水中通入气体后变浑浊。
实验结论：1、大理石与稀盐酸的反应：caco3+2hcl=cacl2+co2↑+h2o能够并使回应石灰水变小混浊的气体2、二氧化碳是一种密度比空气大、能溶于水、不支持燃烧、(三)实验题目：冷却的条件实验目的：教材实验器材：教材实验步骤：1、用棉花分别沾酒精和水，放在酒精灯火焰上冷却片刻，观测现象。
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失败的最常见原因之一是面包板上的错误接线。 仔细阅读文档“使用无焊面包板”（使用无焊面包板 的材料）中的说明。 如果发生故障，请执行以下步骤：
a) 如果用于连接的电线被氧化，扭曲或弯曲，请使用新的电线。 b) 请勿将绝缘线段插入面包板孔中：弹簧形的内部触点可能会接触绝缘子而不是金属。 在这种情
时序逻辑电路
1-简介
练习目标 该练习的目标是： - 验证简单顺序逻辑电路的行为； - 测量异步时序电路的动态参数； - 验证机械触点上是否存在跳动，并测试防跳动电路； - 验证简单的数字/模拟转换器的行为。 此练习仅报告表单的第一页可用。 遵循上一个报告使用的大纲，使用A4纸添加所需的工作表。
仪器和电路设置
- 所需的组件是：
- 每个实验均详述的电阻器和电容器 - 集成的多级异步计数器（CD4040或CD 4060） - 2输入与非门（74HC00）
测量程序
可以使用示波器或逻辑分析仪来验证电路操作。 对于范围，请使用所有可用通道（在某些情况 下，最多可以使用4个）。
逻辑状态也可以读取，在输出和电源之间连接LED，串联3.3K。 在面包板中，提供了带有驱动电 路的多个LED。
所需的电路必须布置在无焊面包板上。 如果您以前从未使用过它，请阅读该课程网站上的“使用 无焊面包板”文档。 逻辑电路使用陡沿信号； 保持连接尽可能短而直。
所需的仪器是
- 方波发生器（频率范围至少为1Hz 10MHz） - 两通道示波器（带宽至少60 MHz） - 开关以设置逻辑状态，LED或显示器读取逻辑状态。
RPU
VAL CK
g) 插入去抖电路（由1$1'门+&制成的触发器65±参见侧 面图）。验证使用此电路的计数器对于输入开关的每次操作都使 单位前进一个单位。 使用面包板上的SPDT按钮开关；建立完整的去抖动电路，并观察 移动S输入和Q输出之间的Clock连接的不同行为（去掉抖动/去抖 动）。
3
CK
CD 4040
Q1 Q2 Q3 Q4 Q5 Q6 Q7 …. Q12
Nominal
R1 400 kΩ R2 200 kΩ R3 100 kΩ R4 50 kΩ
actual
390 kΩ 180 kΩ 100 kΩ
47 kΩ
R1 R2 R3 R4
A
Va
如果列表中的电阻不可用，请使用串联或并联的可用器件来构建合理的近似值。
e）保持时钟输入未连接；验证在这种情况下，输入是否会从环境（如天线）中收集噪声：来自电网 的电场（50Hz），来自附近（非接触）物体的电荷等。计数器将另一只手放在浮动输入附近，并通 过电容耦合接收时钟信号。连接上拉电阻RPU时，输入电位由上拉电阻固定，该上拉电阻的Z值小于 电容耦合的Z值，并降低了噪声。 （可以看到类似的行为使复位输入引脚保持开路状态）。
f)在时钟输入之间连接一个上拉电阻RPU = 10k
和正电源，可将其切换到地面，或使用电线作为触点（侧面图）。 现 在，您可以通过闭合开关来手动施加时钟信号CK。 验证每当您操作该 开关（或与地面的任何接触）时，都会发送几个时钟脉冲（查看计数器 状态）。 在单次模式下使用示波器，并观察屏幕上的跳动。
注意：
请记住，在CMOS电路中，所有输入必须连接到定义良好的逻辑状态！ 还要记住，施加到集成电 路的电压不能超过电源电压范围（此实验中使用的逻辑电路为0V至5 V）。 因此，在将信号发生器 连接到电路之前，请先对其进行设置。
1
2-测量 2.1 –异步计数器 检查CD4040计数器的数据表，以识别各种输入的功能。 用5V电源（Vss 0V，Vdd正电源）安装 CD4040集成电路。 将RESET连接到适当的逻辑状态以启用计数。
a）将LED和一个7段显示器连接到前4个输出（Q1…Q4）。应用ob-breadboard可变频率方波发生 器的时钟。验证LED和显示屏上的计数顺序（根据需要降低时钟频率以查看各种逻辑状态）。 计数器遵循二进制序列，而显示为十进制。验证计数器状态10-15会发生什么。
b）（使用示波器）验证在输出上每个方波的频率是前一个频率的一半。根据需要提高时钟速率，并 将示波器的时基与最低频率的信号同步。
c）确认开关延迟沿计数器链从触发器增加到下一个触发器。为了容易地执行此步骤，可用于增加时 钟频率，直到时钟周期变得与传播延迟相当为止。延迟测量在多个阶段之间更容易（较高的延迟， 更好的测量，请参阅下一点）。验证FF输出上的附加电容会增加延迟。
d）通过测量较长的FF链的延迟，然后将其除以FlipFlop的数目，来测量单个计数器级（触发器）的 延迟。确认延迟是两个测量点之间FF数量的函数，并且与分频器链的位置无关。
况下，连接似乎正确，但不存在电气连接。 c) 验证组件值（不要相信抽屉上的标签）。 d) 验证信号和电源，直接在IC电路上用探针金属尖端接触引脚（以识别面包板和IC引脚之间的虚
假接触）。 e) 验证夹具（电源和信号）和面包板连接线之间的接触。 从插入夹具中的那根电线上取下绝缘
子。 f) 如果D / A转换器的输出特性显示为非单调，请验证电阻器值及其在计数器输出序列中的位置
（在Q6上，输出应以最低频率出现方波）。
4
实验名称:
实验报告
日期：
实验团队：
职责 测试
记录并填写报告
名称
学号Biblioteka 签名使用仪器设备：
名称 信号产生器 示波器 数字电路 面包板
品牌/型号
实验结果简述：
量程与参数
VAL RPU1
RPU2
A
S Q*
CK
B
RQ
2
2.2 - 解码器
在下面的练习中，将方波发生器（具有适当的电平）重新连接到时钟输入。 集成计数器遵循二进制序列（4个LSB中的0…15），但可以使用reset命令转换为十进制计数器（0… 9）。 使用双输入与非门可创建识别状态1010（十进制10，即9之后的下一个状态）的电路（解码 器），并使用输出重置计数器。 一对2输入与非门（SR FF中使用的7400左）允许构建复位电路。 在静态（慢速前进，通过LED进行输出状态验证）和动态条件（快速时钟，在示波器上验证信号）下 验证操作。 CD4040的框图和引脚说明在图中。 其他设备的数据表可从制造商的网站上获得。
a）观察A节点上的Va信号，以及四个输出Q3…Q6； 解释在A节点上观察到的波形，以及在Q3…6 上与方波的关系。 b）在Q2和节点A之间增加一个820 k电阻； 验证并解释对Va的影响。 c）拆下R5，然后在Q7和节点A之间增加一个27 k电阻（R7）； 验证并解释对Va的影响。 d）如何通过与R7并联的220 k电阻器（R7'）修改Va的阶跃？解释变化的原因。 e）如何用并联的两个100 k电阻代替47 k电阻（R4）来修改Va上的步骤？ 解释原因。 f）在Q1输出和节点A之间添加1.5 M电阻（R6）会发生什么情况？ （由于对Va电压的影响很低，因 此很难进行实际练习）。
2.3 – 交直流转换
练习的这一部分将实现一个基于一组加权电阻（比率2）的D / A转换器，该电阻由计数器输出直接 驱动。 电阻器网络使输出Va达到与Q3…Q6计数器输出相关的电平。 每个输出Qi（通过加权电阻） 提供与weigth（位位置i）成比例的贡献。 Q3是LSB，Q6是MSB。 此D / A转换器的操作在“电子系 统”的课程F2中有更详细的描述。 在计数器输出Q3，Q4，Q5，Q6与节点A之间连接390K，180K，100K，47K电阻（如图所示）。 对 计数器时钟输入施加100 KHz方波。