EDA技术实用教程第五章_VHDL设计初步

b; END ARCHITECTURE one ;
结构体
图5-2 mux21a结构体
2020/5/20
5.1.1 2选1多路选择器的VHDL描述
【例5-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;
mux21a IS BEGIN y <= (a AND (NOT s))
OR (b AND s) ; END ARCHITECTURE one;
5.1.1 2选1多路选择器的VHDL描述
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【例5-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );
– 译码器、编码器、加减法器、多路选择器、地址译码器…...
• 状态机 • 等等……..
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VHDL的功能和标准
• VHDL 描述
– 输入端口 – 输出端口 – 电路的行为和功能
• VHDL有过两个标准：
– IEEE Std 1076-1987 (called VHDL 1987) – IEEE Std 1076-1993 (called VHDL 1993)
• “ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job”
• but the designer can not control how the circuit implement
5.1.1 2选1多路选择器的VHDL描述
图5-3 mux21a功能时序波形
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5.1.2 VHDL相关语句说明
1. 实体表达
【例5-5】 ENTITY e_name IS PORT ( p_name : port_m data_type;
... p_namei : port_mi data_type ); END ENTITY e_name;
Entity test1 is port (clk : in bit;
d : in bit; q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk，d) begin if (clk = ‘1’) then q1 <= d; end if; q <= q1 ; end process; end body;
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How Many Registers?
ENTITY reg1 IS PORT ( d : in BIT; clk : in BIT; q : out BIT);
END reg1;
ARCHITECTURE reg1 OF reg1 IS SIGNAL a, b : BIT; BEGIN
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是什么是VHDL？
Very high speed integrated Hardware Description Language (VHDL)
– 是IEEE、工业标准硬件描述语言 – 用语言的方式而非图形等方式描述硬件电路
• 容易修改 • 容易保存
– 特别适合于设计的电路有：
• 复杂组合逻辑电路，如：
ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT;
BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;
END ARCHITECTURE one ;
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【例5-3】 ... ARCHITECTURE one OF
PROCESS (clk) BEGIN IF clk='1' AND clk’event THEN
a <= d; b <= a; q <= b; END IF; END PROCESS; END reg1;
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How Many Registers?
ENTITY reg1 IS PORT ( d : in BIT; clk : in BIT; q : out BIT);
(说明语句)
BEGIN (功能描述语句)
END arch_name ；
7. 信号传输(赋值)符号和数据比较符号
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5.1.2 VHDL相关语句说明
8. 逻辑操作符AND、OR、 NOT 9. IF_THEN条件语句
10. WHEN_ELSE条件信号赋值语句
赋值目标 <= 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE ... 表达式 ；
11. PROCESS进程语句和顺序语句
12. 文件取名和存盘
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5.1.3 VHDL设计的基本概念和语句小节
实体
结构体
端口定义 端口模式
数据类型 信号赋值符 条件比较符 延时
逻辑操作符 IF条件语句 并行条件语句 进程语句
顺序语句
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并行语句
文件取名
文件存盘
5.2 寄存器描述及其VHDL语言现象
D触发器
SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点
BEGIN
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK = '1'
THEN Q1 <= D ;
END IF; Q <= Q1 ;
--将内部的暂存数据向端口输出
END PROCESS ; END202b0h/5v/2;0
OUT
IN
INOUT
BUFFER
5. 数据类型BIT
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5.1.2 VHDL相关语句说明
6. 结构体表达
【例5-7】
ARCHITECTURE arch_name OF e_name IS (说明语句)
BEGIN (功能描述语句)
END ARCHITECTURE arch_name ； 或： 【例5-8】 ARCHITECTURE arch_name OF e_name IS
–
“tell me what hardware you want and
I will give it to you”
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Why using VHDL instead of Graphic
• Easy to Modify • It is more powerful than Graphic • VHDL is a portable language because
4位锁存器
输出反馈
锁存信号
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用VHDL设计7段16进制译码器
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用CASE语句完成真值表的功能
向7段数码 管输出信号， 最高位控制 小数点
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注意，此语句必须加入
4位加法 计数器
7段译码器
信
8位总线输出
号 输
ENTITY mux21a IS PORT( a, b : IN BIT ;
s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
实体
图5-1 mux21a实体
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE
5.2.1 D触发器的VHDL描述
【例5-9】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS
PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC );
END ; ARCHITECTURE bhv OF DFF1 IS
用VHDL设计4位计数器
取整数数据类型号模式取 BUFFER，为什么？
整数取值范围
B0 1
A
01 01 10
注意整数和位的不同表达方式！
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修改后的程序
运算符加载
注意，信号 端口模式和 数据类型的 改变！
注意，引 进内部信 号矢量！
组合电路加1器
比较用5种不同语句的D触发器VHDL程序
Entity test1 is port (clk, d : in bit;
q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk) begin if clk='1' AND clk’last_value='0'
或：
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【例5-6】 ENTITY e_name IS PORT ( p_name : port_m data_type;
... p_namei : port_mi data_type ); END e_name;
5.1.2 VHDL相关语句说明
2. 实体名
3. PORT语句和端口信号 名 4. 端口模式
END reg1;
ARCHITECTURE reg1 OF reg1 IS BEGIN
PROCESS (clk) VARIABLE a, b : BIT; BEGIN IF clk='1' AND clk’event THEN