EDA技术与VHDL期末复习

1.下降沿与上升沿的描述。

a)上升沿：clock’event and clock=’1’ rising_edge()b)下降沿：clock’event and clock=’0’ falling_edge()2.信号与变量的区别3.实体中有哪些端口，及其含义。

in: 输入型，此端口为只读型。

out: 输出型，只能在实体内部对其赋值。

inout:输入输出型，既可读也可赋值。

buffer: 缓冲型，与 out 相似，但可读。

4.编程，配置。

通常，将对CPLD的下载称为编程，对FPGA中的SRAM进行直接下载的方式称为配置，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程5.3-8译码器真值表，写程序LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL; Array ENTITY coder ISPORT(A : IN STD_LOGIC_VECTOR(1 TO 3)Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END coder ;ARCHITECTURE a1 or coder ISBeginIF A=“000” THEN Y<=“00000001”;ELSIF A=“001” THEN Y<=“00000010”;ELSIF A=“010” THEN Y<=“00000100”;ELSIF A=“011” THEN Y<=“00001000”;ELSIF A=“100” THEN Y<=“00010000”;ELSIF A=“101” THEN Y<=“00100000”;ELSIF A=“110” THEN Y<=“01000000”;ELSE Y<=“10000000”;END IF;END a1;6.CPLD，FPGA的中文含义CPLD：（Complex Programmable Logic Device）复杂可编程逻辑器件FPGA：（Field Programmable Gate Array）现场可编程门阵列ASIC：（Application Specific Integrated Circuit）专用集成电路7.常用的库、包library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_Arith.all;use ieee.std_logic_Unsigned.all;8.一个完整的程序由哪几部分构成。

9.给状态图写程序或给程序画状态图10.写一个4选1的数字选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT ( s1, s2 : in std_logic;a,b,c,d: in std_logic;z: out std_logic); END ENTITY mux41;ARCHITECTURE activ OF mux41 ISSIGNAL s :std_logic_vector(1 downto 0); BEGINS<= s1& s2PROCESS (s1,s2,a,b,c,d)BEGINCASE s ISWHEN “00”=> z<=a;WHEN “01”=> z<=b;WHEN “10”=> z<=c;WHEN “11”=> z<=d;WHEN OTHERS => z<=‘x’;END CASE;END PROCESS;END activ;11.完成一个模N计数器模10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; --------------见书63页ENTITY CNT10 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF EN = '1' THEN --检测是否允许计数（同步使能）IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零END IF;END IF;END IF;IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号ELSE COUT <= '0';END IF;CQ <= CQI; --将计数值向端口输出END PROCESS;END behav;12.实体描述什么？结构体描述什么？实体描述了电路器件的外部情况及各信号端口的基本性质；结构体描述了电路器件的内部逻辑功能和电路结构13.process是什么意思？进程（1）一个结构体当中可以有多个Process 语句，Process 语句是同时执行的并行语句。

（2）Process内的语句却是顺序执行的顺序语句。

（3）多进程之间的信息通过信号对象来传递。

14.子程序有什么类型？过程和函数15.bit，std_logic（书本49）BIT数据类型定义：TYPE BIT IS('0','1'); --只有两种取值STD_LOGIC数据类型定义：TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-'); --有9种取值16.固，软，硬IP固IP--完成了综合的功能块。

软IP--用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。

硬IP--供设计的最终阶段产品--掩膜。

17.process工作原理（PPT第三章147）当敏感表中的某个信号变化时进程才被激活，进程内的顺序语句被执行。

当进程结束时，进程内的输出信号值被更新，进程进入等待（睡眠）状态，直到敏感表中的某一信号发生变化，进程被再次激活。

注意：一个进程可以有多个敏感信号，任一个敏感信号发生变化都会激活进程，敏感信号各个用逗号隔开18.仿真分为哪几类分为时序仿真和功能仿真两类19.会写一个延迟程序LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 ISPORT ( CLK,D1 : IN STD_LOGIC ;Q1 : OUT STD_LOGIC ) ;END ;ARCHITECTURE bhv OF DFF3 ISSIGNAL A,B : STD_LOGIC ;BEGINPROCESS (CLK) BEGINIF CLK'EVENT AND CLK = '1' THENA <= D1 ;B <= A ; Q1 <= B ;END IF;END PROCESS ;END bhv;20.三态门电路控制LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_s ISport ( enable : IN STD_LOGIC;datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0);dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END tri_s ;ARCHITECTURE bhv OF tri_s ISBEGINPROCESS(enable,datain)BEGINIF enable = '1' THEN dataout <= datain ;ELSE dataout <="ZZZZZZZZ" ; END IF ;END PROCESS;END bhv;21.FPGA如何完成程序的存储（PPT第二章90后）用EPROM配置、用专用配置器件配置、单片机控制配置、CPLD控制配置或FLASH ROM配置等22.全加器的描述（用例化语句）LIBRARY IEEE; --半加器描述(1)：布尔方程描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder isBEGINso <= NOT(a XOR (NOT b)) ; co <= a AND b ;END ARCHITECTURE fh1;LIBRARY IEEE; --半加器描述(2)：真值表描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder isSIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; --定义标准逻辑位矢量数据类型BEGINabc <= a & b ; --a相并b，即a与b并置操作PROCESS(abc)BEGINCASE abc IS --类似于真值表的CASE语句WHEN "00" => so<='0'; co<='0' ;WHEN "01" => so<='1'; co<='0' ;WHEN "10" => so<='1'; co<='0' ;WHEN "11" => so<='0'; co<='1' ;WHEN OTHERS => NULL ;END CASE;END PROCESS;END ARCHITECTURE fh1 ;LIBRARY IEEE ; --或门逻辑描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT (a, b :IN STD_LOGIC;c : OUT STD_LOGIC );END ENTITY or2a；ARCHITECTURE one OF or2a ISBEGINc <= a OR b ;END ARCHITECTURE one ;LIBRARY IEEE; --1位二进制全加器顶层设计描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT (ain，bin，cin : IN STD_LOGIC;cout，sum : OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adder --调用半加器声明语句PORT ( a，b : IN STD_LOGIC;co，so : OUT STD_LOGIC);END COMPONENT ；COMPONENT or2aPORT (a，b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT；SIGNAL d，e，f : STD_LOGIC; --定义3个信号作为内部的连接线。