EDA技术与VHDL期末复习

1.下降沿与上升沿的描述。

a)上升沿：clock’event and clock=’1’ rising_edge()

b)下降沿：clock’event and clock=’0’ falling_edge()

2.信号与变量的区别

3.实体中有哪些端口，及其含义。

in: 输入型，此端口为只读型。

out: 输出型，只能在实体内部对其赋值。

inout:输入输出型，既可读也可赋值。

buffer: 缓冲型，与 out 相似，但可读。

4.编程，配置。

通常，将对CPLD的下载称为编程，对FPGA中的SRAM进行直接下载的方式称为配置，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程

5.3-8译码器真值表，写程序

LIBRARY IEEE ;

USE IEEE.STD_LOGIC_1164.ALL; Array ENTITY coder IS

PORT(A : IN STD_LOGIC_VECTOR(1 TO 3)

Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));

END coder ;

ARCHITECTURE a1 or coder IS

Begin

IF A=“000” THEN Y<=“00000001”;

ELSIF A=“001” THEN Y<=“00000010”;

ELSIF A=“010” THEN Y<=“00000100”;

ELSIF A=“011” THEN Y<=“00001000”;

ELSIF A=“100” THEN Y<=“00010000”;

ELSIF A=“101” THEN Y<=“00100000”;

ELSIF A=“110” THEN Y<=“01000000”;

ELSE Y<=“10000000”;

END IF;

END a1;

6.CPLD，FPGA的中文含义

CPLD：（Complex Programmable Logic Device）复杂可编程逻辑器件

FPGA：（Field Programmable Gate Array）现场可编程门阵列

ASIC：（Application Specific Integrated Circuit）专用集成电路

7.常用的库、包

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_Arith.all;

use ieee.std_logic_Unsigned.all;

8.一个完整的程序由哪几部分构成。

9.给状态图写程序或给程序画状态图

10.写一个4选1的数字选择器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY mux41 IS

PORT ( s1, s2 : in std_logic;

a,b,c,d: in std_logic;

z: out std_logic); END ENTITY mux41;

ARCHITECTURE activ OF mux41 IS

SIGNAL s :std_logic_vector(1 downto 0); BEGIN

S<= s1& s2

PROCESS (s1,s2,a,b,c,d)

BEGIN

CASE s IS

WHEN “00”=> z<=a;

WHEN “01”=> z<=b;

WHEN “10”=> z<=c;

WHEN “11”=> z<=d;

WHEN OTHERS => z<=‘x’;

END CASE;

END PROCESS;

END activ;

11.完成一个模N计数器

模10

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; --------------见书63页

ENTITY CNT10 IS

PORT (CLK,RST,EN : IN STD_LOGIC;

CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

COUT : OUT STD_LOGIC );

END CNT10;

ARCHITECTURE behav OF CNT10 IS

BEGIN

PROCESS(CLK, RST, EN)

VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位

ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿

IF EN = '1' THEN --检测是否允许计数（同步使能）

IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零

END IF;

END IF;

END IF;

IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号

ELSE COUT <= '0';

END IF;

CQ <= CQI; --将计数值向端口输出

END PROCESS;

END behav;

12.实体描述什么？结构体描述什么？

实体描述了电路器件的外部情况及各信号端口的基本性质；结构体描述了电路器件的内部逻辑功能和电路结构

13.process是什么意思？

进程

（1）一个结构体当中可以有多个Process 语句，Process 语句是同时执行的并行语句。（2）Process内的语句却是顺序执行的顺序语句。

（3）多进程之间的信息通过信号对象来传递。

14.子程序有什么类型？

过程和函数

15.bit，std_logic（书本49）

BIT数据类型定义：

TYPE BIT IS('0','1'); --只有两种取值

STD_LOGIC数据类型定义：