EDA技术与VHDL(复习提纲)
EDA-VerilogHDL期末复习题总结必过(最新整理)
选择题1.大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（C）。
A．FPGA 全称为复杂可编程逻辑器件；B．FPGA 是基于乘积项结构的可编程逻辑器件；C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。
2.不完整的IF语句，其综合结果可实现（A）A. 时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路3.综合是EDA设计流程的关键步骤，在下面对综合的描述中，（D）是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
4.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
5.以下关于状态机的描述中正确的是（B）A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6.目前应用最广泛的硬件描述语言是（B）。
A. VHDLB. Verilog HDLC. 汇编语言D. C语言7.一模块的I/O 端口说明：“input [7:0] a;”，则关于该端口说法正确的是（ A ）。
A. 输入端口，位宽为8B. 输出端口，位宽为8C. 输入端口，位宽为7D. 输出端口，位宽为78.基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→综合→___ __→→适配→编程下载→硬件测试。
EDA与VHDL复习参考题 (1)
选择题1. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
2. IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP,下列所描述的IP核中，对于硬IP的正确描述为__________。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品----掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
3提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
A .软IP B.固IP C.硬IP D.都不是4 在VHDL程序存盘过程当中，文件名应该是（）A. 结构体名B. 程序包名C. 任意D. 实体名5. 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是____。
A.FPGA是基于乘积项结构的可编程逻辑器件；B. FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
6. 规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。
A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲7.大规模可编程器件主要有CPLD和FPGA两类，下面对FPGA结构与工作原理描述中，正确的是（）A FPGA全称为复杂可编程逻辑器件B FPGA是基于乘积项结构的可编程逻辑器件。
复习提纲VHDL,还有卷子。。。。。你懂的,重大
复习提纲一、绪论和硬件部分：1．明了概念的中英文含义：•EDA(Electronic Design Automation电子设计自动化）•ASIC(Applicaion Specific Integrated Circuit专用集成电路）•CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件•FPGA(Filed Programmable Gate Array)现场可编程门阵列•VHDL（Very-High-Speed Integrated Circuit HardwareDescription Language）•SOC(System on Chip,片上系统)2．可编程逻辑器件的分类、四种PLD的结构特点、MAX7128S内部结构块（了解）、CPLD与FPGA 的区别。
二、软件部分：EDA设计流程•1、设计输入•2、设计实现•3、器件编程•4、设计校验功能仿真和时序仿真区别对MAXPLUS2的设计中的问题在实验中有深入理解，比如程序纠错、仿真波形理解和绘制三、VHDL语言部分：1.VHDL的基本组成实体：实体名、端口名称、端口方向；结构体：3种描述方式和3种子结构；时延类型和区别库：库的分类、常用库包：了解常用的包配置：了解。
2.VHDL的对象掌握常量、变量、信号的使用场合和注意点；信号和变量的区别。
3.VHDL的数据类型理解各种数据类型的定义；掌握自定义数据类型。
4.熟练运用VHDL的运算操作符5.VHDL的词法单元：数字、字符、字符串、位串6.VHDL的描述语句掌握：信号代入、变量赋值语句、If语句、Case语句、Loop语句；进程语句、块语句、并行信号代入、元件例化语句、生成语句；7.掌握基本逻辑电路的设计；并画出波形图，在电路和程序之间可以相互理解转换；8.状态机：分类、原理、编程方法9.实验中出现的错误的判断和改错。
《EDA技术与VHDL》期末复习大纲
《EDA技术与VHDL》期末复习大纲CH1 EDA技术概述1.基本缩略语的英文全称以及中文含义：VHDL：超高速集成电路硬件描述语言VHSIC(very high speed intergrated circuit)Hardware Description LanguageASIC:专用集成电路Application specific intergrated circuitsEDA:电子设计自动化Electronic design automationCPLD:复杂可编程逻辑器件Complex programmable logic deviceJTAG:联合测试行动组Jiont test action groupIP:知识产权核、知识产权模块Internet protocolSOC:片上系统Sestem on a chipFPGA:现场课编程门阵列Field-programmable gate arrayLUT:可编程查找表Look up tableRTL:寄存器传输级Register transport level2.会使用PROM阵列完成逻辑函数；P12页3.几个重要概念：综合和适配P6\P8编程和配置4.可编程逻辑器件的几大分类；P105.IP在EDA技术中的应用以及意义；P236.基于FPGA/CPLD 的EDA开发设计流程；P67.常见的大规模可编程逻辑器件的编程工艺。
P21CH2 VHDL程序结构与数据对象1.VHDL程序的基本结构，以及常用库；P262.VHDL中的数字表示方法以及数制转换；P343.信号和变量的功能特点以及异同点；P37\384.几种端口模式，区别INOUT和BUFFER的异同；P295.分析体会27页例2-1（4选1多路选择器）；P276.会根据VHDL程序画出实体图、电路原理图以及波形图。
CH3 VHDL数据类型与顺序语句1.几个重要VHDL数据类型：BIT和BIT_VECTOR类型STD_LOGIC和STD_LOGIC_VECTOR类型2.几个重要VHDL语句：IF_THENCASE_WHENPROCESSLOOPWAIT（时钟信号产生）GENERIC（可结合第5章复习）3.几个常用的VHDL程序：（1）基本D触发器，含异步复位和时钟使能的D触发器（分析体会异步和同步的具体含义）；P55（2）实用计数器；P64（3）优先编码器（掌握用IF 语句描述真值表的方法）；P68（4）端口数据统计计数器；P78（5）半加器（注意有若干种程序写法）4.习题3-8及其若干变种（例如：同步置1，同步清零…）目的是练习同步或者异步时钟下的IF语句顺序。
eda与vhdl复习资料完整
C. 2A D. 22 5. 符合 1987VHDL 标准的标识符是 A. a_2_3 B. a__ ___2 C. 2_2_a D. 2a 6. 不符合 1987 标准 VHDL 的标识符是 A. a_1_in B. a_in_2 C. 2_a D. asd_1 7. 不符合 1987 标准 VHDL 的标识符是 A. a2b2 B. a1b1 C. ad12 D. %50 B. 9moon C. Not_Ack_0 D. signall
型 A. 整型 B. 实型 C. 整型和实型 D.比特型 3.如定义 SIGNAL b:BIT_VECTOR(0 TO 0),则信号 b 的位宽是几 位？ A. 0 B. 1 C. 2 D. 非法语句 4. 下面哪个数据类型不能够被综合，仅能用于仿真。 A. STD_LOGIC B. INTEGER C. BIT D. REAL 5. 下面哪个数据类型只有“真”和“假”两种状态。 A. STD_LOGIC B. INTEGER C. BIT D. BOOLEAN 6. 关于 VHDL 数据类型，正确的是
B. “BIT_VECTOR”是 IEEE 预定义数据类型 C. 布尔型数据类型的取值是 FALSE 和 TRUE D. 数据类型为字符型的标识符是区分大小写的。 11. 下列哪个数据类型不必事先声明而可以直接引用 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三个答案都是错误的 12. STD_LOGIG_1164 中定义的高阻是字符 A. X B. x C. z D. Z 13. 要使用 std_logic 数据类型，必须对 IEEE 中的程序包进行 声明。 A. std_logic_signed B. std_logic_unsigned C. std_logic_arith D. std_logic_1164 14. 在 STD_LOGIG_1164 中字符 Z 定义为 A. 高阻
EDA技术与VHDL期末复习
1.下降沿与上升沿的描述。
a)上升沿：clock’event and clock=’1’ rising_edge()b)下降沿：clock’event and clock=’0’ falling_edge()2.信号与变量的区别3.实体中有哪些端口，及其含义。
in: 输入型，此端口为只读型。
out: 输出型，只能在实体内部对其赋值。
inout:输入输出型，既可读也可赋值。
buffer: 缓冲型，与 out 相似，但可读。
4.编程，配置。
通常，将对CPLD的下载称为编程，对FPGA中的SRAM进行直接下载的方式称为配置，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程5.3-8译码器真值表，写程序LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL; Array ENTITY coder ISPORT(A : IN STD_LOGIC_VECTOR(1 TO 3)Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END coder ;ARCHITECTURE a1 or coder ISBeginIF A=“000” THEN Y<=“00000001”;ELSIF A=“001” THEN Y<=“00000010”;ELSIF A=“010” THEN Y<=“00000100”;ELSIF A=“011” THEN Y<=“00001000”;ELSIF A=“100” THEN Y<=“00010000”;ELSIF A=“101” THEN Y<=“00100000”;ELSIF A=“110” THEN Y<=“01000000”;ELSE Y<=“10000000”;END IF;END a1;6.CPLD，FPGA的中文含义CPLD：（Complex Programmable Logic Device）复杂可编程逻辑器件FPGA：（Field Programmable Gate Array）现场可编程门阵列ASIC：（Application Specific Integrated Circuit）专用集成电路7.常用的库、包library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_Arith.all;use ieee.std_logic_Unsigned.all;8.一个完整的程序由哪几部分构成。
EDA技术复习资料(完全版)
EDA技术复习资料一、填空1、EDA设计流程包括设计准备、设计输入、设计处理、和器件编程序四个步骤。
2、EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。
3、EDA的设计输入主要包括文本输入方式、图形输入方式、和波形输入方式。
4、文本输入是指采用硬件描述语言进行电路设计的方式。
5、功能仿真实在设计输入完成以后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。
6、时序仿真实在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又被称为后仿真或延时仿真。
7、当前最流行的并成为IEEE标准的硬件描述语言包括VHDL、和VERILOG HDL。
8、EDA工具大致分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、以及下载器等五个模块。
9、IEEE于1987年将VHDL采纳为IEEE#1076标准。
10、用VHDL语言书写的源文件。
即是程序又是文档，即是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件。
11、用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能快独立存在和独立运行。
12、VDHL设计实体的基本结构由库、程序包、实体、结构体和配臵等部分构成。
13、实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
14、根据VHDL语法规则，在程序中使用的文字、数据对象、数据类型都需要预先定义。
15、VHDL的实体由实体声明部分和结构体组成。
16、VHDL的实体声明部分制订了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。
17、VDHL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
18、在VHDL的端口声明语句中，端口方向包括IN、OUT、INOUT和BUFFER。
19、VHDL的数据型文字包括整数文字、实数文字、以数制基数表示的文字和物理量文字。
EDA 的复习提纲
实体：
ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END ENTITY e_name; 或： ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END e_name;
output Q
1010
st0
0101
st1
1001
st20010s源自3101101
00
input DATAIN
《可编程逻辑器件》复习
名词术语解释（约20%） 第1章 概述 第2章 FPGA/CPLD结构与应用 EDA，ASIC，FPGA，IP，SRAM，CPLD HDL，SOPC，PROM，LUT，VHDL……
回答问题（约10%） 第5章 VHDL设计进阶 5.1 数据对象（信号与变量的异同点） 第7章 有限状态机的设计 7.1 一般有限状态机的设计 状态机的必要性及组成，各个部分的作用 程序改错（约20%） （1）程序简单改错 （2）例5-6：四选一多路选择器的实现
本门课程的主要应用方向： （1）芯片设计：利用FPGA/CPLD设计ASIC （2）产生高速控制信号： 控制高速A/D，控制高速DSP （3）实现高速数据的传输和缓存： 总线和缓冲区 未来发展方向： 实现所有数字系统的集成
Design a state machine according to the following state diagram
例：
说明部分： SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0) ;
EDA技术实用教程第二版(vhdl)复习大纲
行语句有多种语句格式，它们在结构体中的执行是同步进 行的，其执行方式与书写顺序无关。 VHDL有7种并行语句：并行信号赋值语句，进程语 句 ， 块语句 ， 条件信号赋值语句 ，元件例化语句 ， 生
成语句 ， 并行过程调用语句
复习
七、并行语句
1、并行信号赋值语句：P289-292 简单信号赋值语句
2、几种常用预定义程序包：P246
复习
二、VHDL文字规则
VHDL的文字(Literal)主要包括数值和标识符。数值 型文字主要有数字型、字符串型、位串型。
1、数字 数字的表达方式。P247 2、字符及字符串表示：P247 字符放在单引号中； 文字字符串放在双引号中。P247 数位字符串，位矢量：P248 3、标识符：P248 （1）VHDL基本标识符的书写规则：P248 （2）判断标识符是否合法？P248
复习
六、顺序语句
3、 WAIT语句 在进程中(包括过程中)，当执行到WAIT等待语句时，运
行程序将被挂起，直到满足此语句设置的结束挂起条件后，
将重新开始执行进程或过程中的程序。 WAIT语句有以下4种语句格式：
WAIT；
WAIT ON 信号表； WAIT UNTIL 条件表达式； WAIT FOR 时间表达式；
复习
一、VHDL程序结构——程序包
1、程序包的一般语句结构：P244 定义程序包的一般语句结构如下： PACKAGE 程序包名 IS -程序包首说明部分 END 程序包名; PACKAGE BODY 程序包名 IS 程序包体说明部分以及包体 END 程序包名; -程序包首
程序包体
注意：一个完整的程序包中，程序包首名与程序包体名是同一名字。
2008EDA技术与VHDL复习提纲定稿
2008EDA技术与VHDL复习提纲定稿复习提示：详细阅读教材上的例子程序，课后习题，掌握程序编制的思路，有时间的同学可以在实验箱上实际操作。
知识点绪论a)应用VHDL进行系统设计的基本步骤。
b)应用VHDL进行系统设计与传统的数字电路设计的优势。
c)CPLD/FPGA和单片机，DSP，ARM等其他控制器比较，其优势是什么？（为什么要用CPLD/FPGA？）d)基本名词：CPLD，FPGA，JTAG，ISP，ASIC等的含义？知识点VHDL入门a)简单VHDL程序的结构，教材的例子，请仔细研读。
b)基本逻辑门的电路符号。
知识点VHDL程序结构a)实体：深刻理解实体的含义，实体的语法格式，给出电路符号能够写出实体，给出实体能画出电路的符号。
b)结构体：深刻理解结构体的含义，结构体的语法格式，了解结构体的子结构。
c)了解子程序的定义格式，说明格式，子程序的使用格式，子程序定义的位置，使用的位置。
d)了解库的含义，库的使用格式。
e)了解程序包的定义格式，使用格式，程序包使用和定义的位置。
f)进程：深入理解进程的含义，进程的语法格式，进程启动条件，进程的同步。
g)了解块语句的格式。
知识点VHDL的词法单元a)了解VHDL文字规则。
b)理解VHDL数据对象：变量、信号、常量，注意他们的定义位置，使用位置，区别。
c)数据类型：了解VHDL的基本数据类型，理解VHDL是一门强数据类型语言，掌握数据类型的定义格式，了解STD_LOGIC等常用数据类型的含义，定义格式，使用注意事项。
d)操作符：了解各种常用的操作符，注意操作符使用时操作数的数据类型知识点顺序语句。
a)顺序语句和并行语句是考核的重点。
b)赋值语句：信号赋值、变量赋值，信号和变量赋值的区别，信号和变量赋值的语法格式，理解信号赋值具有δ延时。
c)流程控制语句i.IF语句。
ii.Case语句。
iii.Loop语句。
iv.掌握这三种语句的语法格式，这三种语句的注意事项，这三种语句和C语言的类似语句的区别。
EDA复习提纲(安农大)
第1章1.什么是EDA技术？什么是狭义EDA？什么是广义EDA？P1基于计算机的电子设计自动化技术；侠义：用编程的方式在一块芯片内设计数字电路广义；用软件自动合计电子产品2.利用EDA技术进行电子系统设计的最终目标是什么？P2完成专用集成电路或印刷电路板的设计和实现3.IEEE标准化的HDL语言有哪两种？P4VHDL和Verilog4. EDA开发设计流程包含哪些步骤？各步骤的作用是什么？P7~10设计输入（将电子系统以一定的表达方式输入计算机），综合（将用行为和功能层次表达的电子系统转换为低层次的、便于具体实现的模块组合装配的过程），适配（将综合器产生的网表文件配置于指定的目标其中，是指产生最终的下载文件），仿真（根据一定的算法和仿真库对设计模拟，验证设计正确性，一边排除错误），编程下载5.可编程逻辑器件有哪些分类方法？各可分为哪几类？P11集成度（高低集成度）结构（查中表，乘积项）、编程工艺（熔丝，反熔丝，EPROM\EEPROM\SRAM\Flash）6.简单PLD中的PROM、PLA、查中表，乘积项PAL和GAL在结构上有何异同？与阵列只有PROM固定，或阵列只有GAL固定（其他都是可编程的）7.CPLD器件的最基本可编程单元是什么？由哪几部分组成？P16LC1、逻辑阵列2、乘积项选择矩阵3、可编程寄存器8.FPGA器件的最基本可编程单元是什么？由哪几部分组成？P19LE1、一个四输入的查找表LUT2、进位逻辑链3、寄存器逻辑链4、一个可编程的寄存器9.CPLD的内部结构组成？P15-171、逻辑阵列块2、逻辑宏单元3、扩展乘积项4、可编程连线阵列5、I/O控制块10.FPGA的内部结构组成？P18-202、1、逻辑阵列块2、嵌入式存储器3、嵌入式硬件乘法器、4、I/O单元5、嵌入式PLL11.查找表原理？P18查找表(Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。
EDA复习提纲
EDA技术与VHDL语言期末复习指导课程要求：本课程是通信类专业的专业技术课，要求学生通过本课程的学习和实验，初步掌握常用EDA工具的使用方法、FPGA的开发技术以及VHDL语言的编程方法。
能比较熟练地使用Quartus II等常用EDA软件对FPGA和CPLD作一些简单电路系统的设计，同时能较好地使用VHDL语言设计简单的逻辑电路和逻辑系统，学会行为仿真、时序仿真和硬件测试技术，为现代EDA工程技术的进一步学习，通信类ASIC器件设计以及通信类超大规模集成电路设计奠定基础，使学生具备可编程类硬件设计的技术手段。
课程复习提纲：（一）概论（基础知识）现代EDA技术；EDA基本概念P.1 【名词解释】EDA发展趋势（IP核）P.2【简答】EDA技术实现目标：3点P3~P4【简答】VHDL概况；（名词解释）P4【名词解释】自顶向下的系统设计方法；P8~ P10【简答】对现代EDA技术及实现工具的使用方法和发展情况有了解。
P11【简答】（二）EDA设计流程及工具（基础知识）基于EDA软件的FPGA/CPLD开发流程和ASIC设计流程；P12~P16 其中的几个“小标题”并简单扩展；ASIC设计方法；P17~P18；【简答】一般的ASIC设计流程；P19；【简答】与这些设计流程各环节密切相关的EDA工具软件（Quartus II）；综合软件的名称等；P19~P23；【填空】IP、SOC，FPGA,CPLD等术语。
P24等【名词解释】（三）FPGA/CPLD结构与应用（基础知识）FPGA和CPLD的基本技术；可编程器件的分类；P28【简答或填空】几类常用的可编程逻辑器件的结构和工作原理；【简答】PLD，PROM,PLA,PAL,GAL P29~ P31，P36~ P40对CPLD的乘积项原理；P38【简答】FPGA的查找表原理；P40【简答】相关的编程下载和测试技术。
P46~ P50 【了解】（四）VHDL设计初步（重点知识）通过简单、完整而典型的VHDL设计示例，初步了解VHDL表达和设计电路的方法；VHDL语言现象和语句规则；VHDL系统设计技巧；（五）Quartus II应用向导（一般了解，需了解参数配置方法）基于Quartus II的VHDL文本输入设计流程（通过实例），包括设计输入、综合、适配、仿真测试和编程下载等方法；【了解】Quartus II包含的一些有用的测试手段；【了解】原理图输入设计方法。
EDA_VerilogHDL_复习提纲(word文档良心出品)
1.EDA技术是20世纪后期，伴随着微电子技术、大规模集成电路制造技术、计算机辅助工程、可编程逻辑器件以及电子设计技术和工艺的发展而同步发展形成的一门综合性的技术与学科。
2在EDA工具软件平台上，自动完成从软件方式描述的数字系统到硬件系统的逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线）、逻辑优化和仿真测试等功能，随之完成对于特定目标芯片的适配、逻辑映射、编程下载等工作，直至硬件实现整个数字系统3.综合是将高层次上描述的电子系统转换为低层次上描述的电子系统，以便于系统的具体硬件实现综合器是能自动将高层次的表述（系统级、行为级）转化为低层次的表述（门级、结构级）的计算机程序4.设计输入的方式有原理图、硬件描述语言、状态图以及波形图5.按照仿真的电路描述级别的不同，HDL仿真器可以完成：系统级仿真，行为级仿真，RTL级仿真，门级（时序）仿真。
按照仿真是否考虑硬件延时分类，可以分为：功能仿真和时序仿真。
仿真器可分为基于元件（逻辑门）仿真器和基于HDL语言的仿真器6. IP核是知识产权核或知识产权模块，在EDA技术中具有十分重要的地位。
半导体产业的IP定义为用于ASIC或FPGA中的预先设计好的电路功能模块。
IP分为软IP、固IP和硬IP。
7.可编程逻辑器件PLD是一种通过用户编程或配置实现所需逻辑功能的逻辑器件，也就是说用户可以根据自己的需求，通过EDA开发技术对其硬件结构和工作方式进行重构，重新设计其逻辑功能8.两种可编程逻辑结构是基于与-或阵列可编程结构（乘积项逻辑可编程结构）、基于SRAM查找表的可编程逻辑结构9.PLD按集成度分类：简单PLD、复杂PLD；按结构分类：基于“与-或”阵列结构的器件、基于查找表结构的器件；从编程工艺上分类：熔丝型、反熔丝型、EPROM型、EEPROM型、SRAM型、Flash型10.四种简单逻辑器件：PROM中固定的与阵列，可编程或阵列；PLA是与阵列、或阵列都可编程；PAL中或阵列固定，与阵列可编程；GAL是或阵列、与阵列都可编程，输入部分增加了输出逻辑同单元（OLMC）11.CPLD的组成结构：逻辑阵列块（由逻辑宏单元构成）、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块12.FPGA的组成结构：逻辑阵列块LAB（由多个逻辑宏单元构成）、嵌入式存储器块、嵌入式硬件乘法器、I/O单元和PLL等模块13.Verilog的端口模式有三种：输入端口、输出端口、双向端口，对应的端口定义关键词分别是：input、output、inout14.Verilog中常用有两种变量：寄存器型变量（用reg定义）、网线型变量（用wire定义）15.Verilog有两种赋值方式：阻塞式赋值（=）、非阻塞式赋值（<=）16.Verilog有四种循环语句：for语句、repeat语句、while语句、forever语句17.Verilog的描述风格：RTL描述、数据流描述、行为描述、结构描述18.从状态机的信号输出方式上分，有Mealy型和Moore型两种状态机；从状态机的描述结构上分，有单过程状态机和多过程状态机；从状态机表达方式上分，有符号化状态机和确定状态编码的状态机；从状态机编码方式上分，有顺序编码状态机、一位热码编码状态机或其他编码方式状态机。
EDA考试复习提纲
1、进程中的信号赋值语句，其信号更新是 C 在进程的最后完成；。
2、子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化___B__②资源共享③逻辑优化④串行化3、综合是EDA设计流程的关键步骤，在下面对综合的描述中，D综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
是错误的。
4、IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为___ D__都不是。
5、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B_器件的内部功能_____。
6、下列标识符中，____B_9moon_____是不合法的标识符。
7、下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___B_原理图输入设计方法无法对电路进行功能描述__。
8、电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：____B_ 串行化9、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置；10、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为____A、软IP______。
11、不完整的IF语句，其综合结果可实现___A_时序逻辑电路____。
12.下列EDA软件中，哪一个不具有逻辑综合功能：___B_ModelSim13、基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。
eda期末复习提纲.doc
1.EDA（electronic design automation）电子设计自动化2.FPGA 全称field programmable gate array 现场可编程门阵列3.CPLD 全称complex programmable logic device 可编程逻辑器件4.VHDL 全称VHSIC hardware description language 标准硬件描述语言5.综合:将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
综合过程将把软件设计的HDL描述与硬件结构挂钩，是将软件转化为硬件电路的关键步骤。
综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。
6.基于EDA软件的FPGA/CPLD开发流程图P127.时序仿真：就是接近于真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数。
& 功能仿真：是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求。
9.IP就是知识产权核或知识产权模块的意思。
10.IP 分软IP、硬IP、固IP»11.软IP：不涉及用什么具体电路元件。
12.固IP：完成了综合的功能块。
13.硬IP：提供设计的最终阶段产品：掩模。
14.IP模块的优化设计（四最）：芯片面积最小、运行速度最快、功率消耗最低、工艺容差最大。
15.可编程器件的演变过程（了解）：20世纪70年代，PROM, PL A： 70年代末，PLA改进成PAL;80年代初，发明了GAL;80年代中期，产生FPGA,又推出EPLD比GAL有更高的集成度；80年代末，CPLD； 90年代后，加法器、乘法器、RAM、CPU、DSP 核等。
16.PLD器件从结构上分为两类：一类属乘积项结构器件，如CPLD»另一类是基于查表结构的器件，如FPGA。
EDA技术与VHDL（复习提纲）[1]
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EDA技术与VHDL（复习提纲）[1]EDA技术与VHDL第1章概述第2章PLD硬件特性与编程技术第3章VHDL基础1. 实体的概念？程序<-->元件图2. 结构体的概念？程序<-->逻辑电路3. P42页图3-2对应的逻辑表达式是什么？为什么能够实现2选1多路选择器？4. 2选1多路选择器的3种实现方法？真值表<-->逻辑表达式<-->逻辑电路图<-->程序？5. P44页图3-3/mux21a功能时序波形的理解？6. 标识符能用关键词起名，也能用EDA工具库中预定义的元件名起名？7．综合的作用或意义？8. 可综合的端口模式分别是？数据的流动方向和方式？9. INOUT、BUFFER的区别？10．什么是RTL?11．什么是VHDL的RTL描述？12．在VHDL中，所有合法的顺序描述语句都必须放在进程语句中？13．通常要求将进程中所有的输入信号都放在敏感信号表中？14．试叙述进程的?启动-运行?过程？15．在一个结构体中只能包含一个进程语句结构？16．所有进程语句都是并行语句？17．任一进程PROCESS内部语句结构属于顺序语句？18．VHDL代码文件的后缀扩展名是？19．建议程序文件名与该程序的实体名一致？20．文件名区分大小写吗？21．P48页例3-6，D触发器工作原理？22．STD_LOGIC数据类型定义的数据有几个？分别是什么？什么含义？综合器支持哪几个数据？23．关键词?EVENT?的作用？24．假设clock的数据类型是BIT，试解释为什么?clock’ EVENT AND c lock=’1’”表达式是用来对clock的上升沿进行检测？25．结合P48例3-6说明，为什么不完整条件语句是构建时序电路的关键？26．检测时钟信号上升沿的不同表述方法？(4)27．半加器：真值表<-->逻辑表达式<-->逻辑电路图<-->程序？28．全加器电路图？29．双横线?--?？30．元件例化语句的表达式？例化名和元件名如何理解？PORT MAP （）端口映射语句中的?端口名=>连接端口名?，端口名和连接端口名的区分？31．试用两种方法设计4位二进制加法计数器？（1：BUFFER；2：SIGNAL）32．设计异步复位同步使能十进制加法计数器？（流程图）33．?OTHERS=>X?中?OTHERS?的作用？34．异步、同步的概念？35．设计同步并行预臵功能的8位右移移位寄存器？P66例3-22（流程图）36．为什么该移位寄存器是算数右移移位寄存器？（SRA）37．数据对象的种类？38．常数定义的格式？常数定义的设计单元？常数的可视性？常数如果分别在程序包、结构体和进程中定义，哪一个的使用范围广？39．变量的特点（4）？变量定义的格式？40．信号的使用和定义范围？41．符号?<=?两边的数值总是一致的？判断题：1）信号可以在进程中定义？变量可以在结构体中定义？2）信号和常数都可以在实体、结构体和程序包中定义？3）常数和变量都可以在进程和子程序中定义？4）信号可以在函数和过程中定义？5）变量可以在程序包中定义？6）变量赋值需要延时？变量、信号、常量都可以列入进程的敏感表？7）实体的端口可以列入进程的敏感表？8）信号赋值延时（不指定）需要多长时间？指定延时的格式是？指定延时综合器支持吗？9）实体的端口可以看作一种定义数据流向的隐性信号？10）信号可以看作实体内部的没有定义数据流向的端口？42．在进程和结构体的并行语句结构中，信号赋值的区别？43．变量和信号在赋值上的异同点？表3-1（行为特性）44．结合例3-25和例3-26说明信号与变量在延时特性上的差别？（3）45．变量和信号的赋值都需要一个δ延时？46. 在进程中，所有赋值语句，包括变量赋值，都必须在一个δ延时中完成？47．在进程中的所有信号赋值是?假?顺序?真?并行？48. 如在进程中存在对同一信号多次赋值，使信号值发生更新的是第一个赋值源？49. 结合例3-28和例3-29说明顺序语句中信号与变量之间的差别？50. 结合图3-20说明例3-30的工作原理？51. IF语句的4种结构？52. 非完整性条件语句<-->时序电路，完整性条件语句<-->组合电路53. 8线-3线优先编码器的设计？54. PROCESS结构中的顺序语句及其顺序执行过程只是相对于计算机中的软件行为仿真的模拟过程而言？55. PROCESS语句结构如何执行？56. 多数VHDL综合器要求敏感信号表必须列出本进程中所有输入信号名？57. PROCESS语句结构的特点？58. PROCESS为一有限循环语句？59. PROCESS中的顺序语句具有明显的顺序/并行运行双重性？60. 软件语言中每一条语句的执行是按CPU的机器周期的节拍顺序执行？每一条语句执行的时间是确定的？61. 在PROCESS中，一个执行状态的运行周期，即从PROCESS 的启动执行到遇到END PROCESS为止所花的时间与任何外部因素都无关（从综合结果来看），甚至与PROCESS语法结构中的顺序语句的多少都没有关系，其执行时间从行为仿真的角度看（如果没有设臵任何显式的惯性或传输延时），只有一个VHDL模拟器的最小分辨时间，即一个δ时间；但从综合和硬件运行的角度看，其执行时间是0；与信号的传输延时无关，与被执行的语句的实现时间也无关，即在同一PROCESS中，10条语句和1000条语句的执行时间是一样的，显然，从效果上看，PROCESS中的顺序语句具有并行执行的性质。
EDA技术与VHDL语言重点复习必备
1.EDA即Electronic Design Automation（电子设计自动化），就是以计算机为工作平台，以EDA 软件工具为开发环境，以硬件描述语言（HDL）为设计语言，以可编程逻辑器件为实验载体，以ASIC（Application Specific Integrated Circuit）、SOC（System On a Chip）芯片为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程。
2.EDA最后实现的目标：全定制或半定制ASIC设计，FPGA/CPLD开发应用。
3.作为EDA技术最终实现目标的ASIC，通过三种途径来完成：（1）超大规模可编程逻辑器件：实现这一途径的主流器件是FPGA/CPLD。
直接面向用户，具有极大的灵活性和通用性，使用方便，开发效率高，成本低，技术维护简单，工作可靠性好。
（2）半定制或全定制ASIC：根据实现工艺，可统称为掩膜ASIC，可编程的ASIC具有灵活多样的编程功能。
掩膜ASIC分为：门阵列、标准单元、全定制三类。
（3）混合ASIC：具有面向用户的编程功能和逻辑资源，同时也含有可方便调用和配置的硬件标准单元模块。
4.EDA设计分五级进行分层次设计：（1）系统级即行为级；（2）RTL级；（3）门级：即逻辑设计，以电路或触发器作基本部件，表达各种逻辑关系；（4）电路级：可看作分离的元件为基本元件，具体表达电路在时域的伏安特性或频域的响应等性能；（5）器件级：即板图级。
5.面向FPGA的开发流程：设计输入（图形输入、文本输入）、综合、布线布局（适配）、仿真（时序仿真、功能仿真）、下载和硬件测试。
6.综合的概念：电子设计中，将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程称为综合。
事实上，设计过程中的每一步都可称为一个综合环节。
7.综合的分类：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
EDA技术与VHDL复习资料
# EDA 技术概念：EDA 技术就是依赖功能强大的计算机，在EDA 工具软件平台上，对以硬件描述语言位系统逻辑描述手段完成的设计文件，自动地完成用软件方式描述的电子系统到硬件系统的逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。
# 实现目标的ASIC 的三个途径：可编程逻辑器件；半定制或全定制ASIC ；混合ASIC ；# 面相FPGA 的EDA 开发流程：①设计输入：将电路系统以一定的表达方式输入计算机，是在EDA 软件平台对FPGA/CPLD 开发的最初步骤。
两种类型：图形输入；硬件描述语言代码文本输入；②综合：综合器就是能够自动将一种表述形式向另一种表述形式转换的计算机程序，它可将高层次描述转换为低层次描述，是EDA 技术的核心。
③适配：适配器能将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。
④仿真：让计算机根据一定的算法和一定的仿真库对EDA 设计进行模拟，以验证设计的正确性，以便排除错误。
两种仿真测试：时序仿真；功能仿真；⑤编程下载：把适配后生成的下载或配置文件，通过编程器或下载电缆向FPGA/CPLD 进行下载，以便进行硬件调试和验证。
# CPLD 结构：与或阵列。
MAX7000的5个部分：逻辑阵列块；逻辑宏单元；扩展乘积项；可编程连线阵列；I/O 控制块； # FPGA 结构：查找表逻辑结构。
5个模块：逻辑阵列块；嵌入式存储器块；嵌入式硬件乘法器；I/O 单元；嵌入式PLL 块；# IP 核：IP 是知识产权核或知识产权模块。
# VHDL 程序结构：库与程序包调用声明部分；实体描述部分（电路模块端口描述）；结构体描述部分（电路模块功能描述）；配置结构部分；# 变量与信号的功能特点及区别：①变量是一个局部量，只能在进程和子程序中使用。
变量的赋值是立即发生的，不存在任何延时行为。
变量的主要作用是在进程中作为临时的数据存储单元。
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EDA技术与VHDL第1章概述第2章PLD硬件特性与编程技术第3章VHDL基础1. 实体的概念？程序<-->元件图2. 结构体的概念？程序<-->逻辑电路3. P42页图3-2对应的逻辑表达式是什么？为什么能够实现2选1多路选择器？4. 2选1多路选择器的3种实现方法？真值表<-->逻辑表达式<-->逻辑电路图<-->程序？5. P44页图3-3/mux21a功能时序波形的理解？6. 标识符能用关键词起名，也能用EDA工具库中预定义的元件名起名？7．综合的作用或意义？8. 可综合的端口模式分别是？数据的流动方向和方式？9. INOUT、BUFFER的区别？10．什么是RTL?11．什么是VHDL的RTL描述？12．在VHDL中，所有合法的顺序描述语句都必须放在进程语句中？13．通常要求将进程中所有的输入信号都放在敏感信号表中？14．试叙述进程的‚启动-运行‛过程？15．在一个结构体中只能包含一个进程语句结构？16．所有进程语句都是并行语句？17．任一进程PROCESS内部语句结构属于顺序语句？18．VHDL代码文件的后缀扩展名是？19．建议程序文件名与该程序的实体名一致？20．文件名区分大小写吗？21．P48页例3-6，D触发器工作原理？22．STD_LOGIC数据类型定义的数据有几个？分别是什么？什么含义？综合器支持哪几个数据？23．关键词‚EVENT‛的作用？24．假设clock的数据类型是BIT，试解释为什么‚clock’ EVENT AND clock=’1’”表达式是用来对clock的上升沿进行检测？25．结合P48例3-6说明，为什么不完整条件语句是构建时序电路的关键？26．检测时钟信号上升沿的不同表述方法？(4)&27．半加器：真值表<-->逻辑表达式<-->逻辑电路图<-->程序？28．全加器电路图？29．双横线‚--‛？30．元件例化语句的表达式？例化名和元件名如何理解？PORT MAP （）端口映射语句中的‚端口名=>连接端口名‛，端口名和连接端口名的区分？31．试用两种方法设计4位二进制加法计数器？（1：BUFFER；2：SIGNAL）32．设计异步复位同步使能十进制加法计数器？（流程图）33．‚OTHERS=>X‛中‚OTHERS‛的作用？34．异步、同步的概念？35．设计同步并行预臵功能的8位右移移位寄存器？P66例3-22（流程图）36．为什么该移位寄存器是算数右移移位寄存器？（SRA）37．数据对象的种类？38．常数定义的格式？常数定义的设计单元？常数的可视性？常数如果分别在程序包、结构体和进程中定义，哪一个的使用范围广？39．变量的特点（4）？变量定义的格式？40．信号的使用和定义范围？41．符号‚<=‛两边的数值总是一致的？判断题：1）信号可以在进程中定义？变量可以在结构体中定义？2）信号和常数都可以在实体、结构体和程序包中定义？3）常数和变量都可以在进程和子程序中定义？4）信号可以在函数和过程中定义？5）变量可以在程序包中定义？6）变量赋值需要延时？变量、信号、常量都可以列入进程的敏感表？7）实体的端口可以列入进程的敏感表？8）信号赋值延时（不指定）需要多长时间？指定延时的格式是？指定延时综合器支持吗？9）实体的端口可以看作一种定义数据流向的隐性信号？10）信号可以看作实体内部的没有定义数据流向的端口？42．在进程和结构体的并行语句结构中，信号赋值的区别？43．变量和信号在赋值上的异同点？表3-1（行为特性）44．结合例3-25和例3-26说明信号与变量在延时特性上的差别？（3）45．变量和信号的赋值都需要一个δ延时？&46. 在进程中，所有赋值语句，包括变量赋值，都必须在一个δ延时中完成？47．在进程中的所有信号赋值是‚假‛顺序‚真‛并行？48. 如在进程中存在对同一信号多次赋值，使信号值发生更新的是第一个赋值源？49. 结合例3-28和例3-29说明顺序语句中信号与变量之间的差别？50. 结合图3-20说明例3-30的工作原理？51. IF语句的4种结构？52. 非完整性条件语句<-->时序电路，完整性条件语句<-->组合电路53. 8线-3线优先编码器的设计？&54. PROCESS结构中的顺序语句及其顺序执行过程只是相对于计算机中的软件行为仿真的模拟过程而言？55. PROCESS语句结构如何执行？56. 多数VHDL综合器要求敏感信号表必须列出本进程中所有输入信号名？57. PROCESS语句结构的特点？58. PROCESS为一有限循环语句？&59. PROCESS中的顺序语句具有明显的顺序/并行运行双重性？60. 软件语言中每一条语句的执行是按CPU的机器周期的节拍顺序执行？每一条语句执行的时间是确定的？&61. 在PROCESS中，一个执行状态的运行周期，即从PROCESS的启动执行到遇到END PROCESS为止所花的时间与任何外部因素都无关（从综合结果来看），甚至与PROCESS语法结构中的顺序语句的多少都没有关系，其执行时间从行为仿真的角度看（如果没有设臵任何显式的惯性或传输延时），只有一个VHDL模拟器的最小分辨时间，即一个δ时间；但从综合和硬件运行的角度看，其执行时间是0；与信号的传输延时无关，与被执行的语句的实现时间也无关，即在同一PROCESS中，10条语句和1000条语句的执行时间是一样的，显然，从效果上看，PROCESS中的顺序语句具有并行执行的性质。
62. 任何一条信号的并行赋值语句都是一个简化的进程语句，其输入表达式中的各信号都是此进程语句的敏感信号？63. 信号是多个进程间的通信线？&64. 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑？推荐只放臵一个含有时钟边沿检测语句的条件语句？65. 在三态控制电路设计中，如何实现三态门禁止输出？注意：’Z’大写。
&66. 固有延时，默认是δ，是VHDL仿真器的最小分辨时间，并不能完全代表器件实际的惯性延时情况?67. 固有延时模型的赋值语句？68. 传输延时模型的赋值语句？&69. 为什么VHDL仿真器和综合器自动为系统中的信号赋值配臵延时量δ？&70. δ延时即仿真软件的最小分辨时间，能满足逻辑排序，从而使并行语句和顺序语句中的并列赋值逻辑得以正确执行？第4章QuartusII使用方法第5章VHDL状态机1. TYPE语句和SUBTYPE语句的格式？（定义新的数据类型，枚举）2. 状态机通常包括几个部分？分别是什么？3. 主控时序进程和主控组合进程的工作原理？4. 一般状态机结构框图？5. 程序<-->状态图？&6. 设计ADC0809的采样状态机？工作时序<-->控制采样状态图<-->状态机结构框图<-->VHDL程序7. 单进程Moore状态机的作用？如何实现？8. 两进程Mealy状态机的组成部分？如何实现？与两进程Moore状态机的区别？9. 直接输出型编码的特点？10. 非法状态的概念及处理（2）？11. VHDL状态机总结（5）？第7章VHDL语句1．顺序语句（Sequential Statements）的特点？2．顺序语句只能出现在____和____中？3．VHDL的6类基本顺序语句？4．赋值语句分为两种？3个基本部分？5．信号赋值符号和变量赋值符号分别是____和____？6．VHDL规定，赋值目标和赋值源的数据类型必须严格一致？1）变量赋值语句中，赋值目标和赋值源的数值总是一致？2）信号赋值语句中，赋值目标和赋值源的数值不总是一致？P70 7．信号、变量的区别？（有效性=定义范围、延迟性）8．CASE语句选择值的表达方式？9．单个LOOP语句和FOR_LOOP语句的语法格式？1）FOR_LOOP语句：循环变量既可以作为赋值源，也可以作为赋值目标？2）TO/DOWNTO/’RANGE/’LENGTH-1 DOWNTO 0（1）;10．设计奇偶校验逻辑程序？（偶校验）11．循环范围最好以____表示，综合器不支持________的循环？12．NEXT的3种语句格式和作用？13．NEXT‚LOOP标号‛的作用？14．‚NEXT‛、‚EXIT‛的区别？15．WAIT语句的作用和4种语句格式？16．VHDL规定，已列出敏感信号表的进程中不能使用任何形式的WAIT 语句？17．VHDL综合器支持的WAIT语句是哪一个？语句格式？名称？满足条件？（2）例7-10（a）18．WAIT_UNTIL语句的3种表达方式？19．时钟上跳沿的4种表达方式？&20．P221页例7-11进程中使用4个‚WAIT UNTIL‛语句穿插同一信号赋值目标的4个不同赋值语句与不使用‚WAIT UNTIL‛语句有何不同？使用4个‚WAIT UNTIL‛语句穿插同一信号赋值目标的4个不同赋值语句：真顺序；不使用‚WAIT UNTIL‛语句：假顺序，真并行；21．P221页例7-12：PROCESS( )...rst_loop：LOOP（复位语句）WAIT UNTIL clock=‘1’AND clock’EVENT；（复位语句）NEXT rst_loop WHEN (rst=‘1’)；......END PROCESS;改用‚IF_THEN_ELSIF_ENDIF‛语句结构如何表达？22．‚同步复位‛用‚WAIT_UNTIL‛+‚IF_THEN_ELSIF_ENDIF‛如何表达？P222异步复位1）IF RST=’1’THENELSIF CLK=’1’AND CLK’EVENT……2）rst_loop：LOOP ?（复位语句）WAIT UNTIL clock=‘1’AND clock’EVENT；（复位语句）NEXT rst_loop WHEN (rst=‘1’)；......同步复位1）IF CLK=’1’AND CLK’EVENT THENIF RST=’1’THENELSIF……2）WAIT UNTIL clock=‘1’AND clock’EVENT；IF RST=’1’THENELSIF……23．RETURN语句的两种格式的作用？24. CASE ...ISWHEN ... =>...WHEN OTHERS =>NULL;END CASE;在许多情况下选择NULL语句是最佳选择？25. 并行语句（Concurrent Statements）的特点？26. 并行语句内部运行方式分为哪两种？27. 并行语句（综合器支持）主要有几个？哪几个？28. 并行信号赋值语句有几个？哪几个？共同点？每一信号赋值语句都相当于一条缩写的进程语句，如何启动？29. 简单信号赋值语句如何区分顺序、并行？30. 简单信号赋值语句在进程中是顺序语句的并列逻辑部分？31. IF_THEN_ELSIF_ELSE_ENDIFCASE_WHENWHEN_ELSEWITH_SELECT_WHEN分别是顺序还是并行语句？内部运行方式是顺序还是并行执行方式？32. 内部并行执行方式的特点？（3）&33. 内部顺序执行方式的特点？（3）优先级34. 并行选择信号赋值语句和并行条件赋值语句的标点符号？35. 参数传递说明语句（GENERIC语句）和参数传递映射语句（GENERIC MAP语句）的作用？（结合实例）36. 块语句结构的作用和其说明部分的透明性？P232页例7-2337. 元件例化语句中接口表达方式？（2）38. 生成语句的作用？两种形式？39. 74LS373（8位三态锁存器）设计？40. 进程中的IF_THEN_ELSE_ENDIF如何变换成结构体中的WHEN_ELSE？41. FOR_GENERATE语句和IF_GENERATE语句的作用？42. 用n个D触发器如何构成n位二进制计数器？43. 为什么每位D触发器的输出端口Q都需要反相接至其输入端口D 并同时接至其高位D触发器的CLK端口？44. 每位D触发器的输出端口Q反相接至其输入端口D的作用？45. 如何实现2的n次方分频？46. 断言语句（包括REPORT语句）的格式？综合器支持吗？断言语句的三部分如何执行？如何区分顺序断言和并行断言语句？47. 属性的特征？综合器支持的属性有哪些（四对半）？预定义属性描述语句的格式？48. NOT（clock’STABLE AND clock=‘1’）语句和（NOT clock’STABLE AND clock=‘1’）语句是等效的？49. 目前常用的VHDL综合器只支持在IF和WAIT语句中使用的EVENT？第8章VHDL结构1．实体与设计实体的区别？设计实体=实体+结构体？2．子程序的使用方式？子程序体用顺序语句还是并行语句完成算法？3．子程序定义的三个位臵？4．子程序调用N次，所对应的硬件模块在目标芯片中有几个？5．函数和过程的语句表达格式都分为‚首‛和‚体‛吗？它们在格式上最主要的区别是什么？‚首‛和‚体‛在三个定义位臵中是否都需要？在三个位臵中定义函数和过程，作用是否都一样？6．函数名称分为哪两类？函数参量的数据对象是什么？默认是哪个？函数参量、返回值为什么可以不定义端口模式？7．函数‚首‛、‚体‛定义时放在一起吗？8．重载函数的特点？运算符重载函数的功能？9．STD_LOGIC_1164程序包中包含哪两对数据类型的转换？10．STD_LOGIC_ARITH和STD_LOGIC_UNSIGNED程序包中包含哪对数据类型的转换？11．试写出0～255范围内的自然数转换成8位二进制数的主要程序部分？（流程图）12．过程参数的数据对象和端口模式？默认哪个端口模式？13．哪两个数据对象分别在何种端口模式下可以默认？14．函数和过程的调用方式有何不同？（结合实例）15．过程调用的具体步骤？（结合实例）16．调用中的形参与实参的对应关系有哪两种？（结合实例）17． 279页例8-13进程中为什么要定义变量，而不直接使用a,b,c,d?为什么要定义成变量而不定义成信号？18．设计一个过程用于确定一给定位宽的位矢是否只有一个位是1？（流程图）19．VHDL语言的库分为哪两类？常用的三个库是？20．IEEE库的八个程序包？属于Synopsys公司的程序包是？21．为什么IEEE库及其程序包需要显式表达？22．STD库的程序包？为什么STD库及其程序包可以隐式表达？23．WORK库及其程序包如何表达？（隐式/显式）24．使用什么关键词打开库和程序包？25．程序包部分或全部开放的格式？26．程序包‚首‛和‚体‛如何区别的关键词？函数、过程‚首‛和‚体‛如何区别的关键词？27．程序包‚首‛的说明部分包括哪些内容？（结合P285页例8-16）28．VHDL配臵语句的作用？29．整数45_234_287对否？30．整数2#1111_1110#对否？31．‚R”、’ERROR’对否？32．‚BOTH”和‚both”一样吗？33．B‚1_1101_1110”、O‚15‛、X‚AD0‛中B、O、X各代表多少进制？34．标识符的书写规则？（5点）注意：不能与关键词同名。