数字电路与逻辑设计习题7第七章半导体存储器(精)
数字电路第七章答案
第七章可编程逻辑器件PLD第一节基本内容一、基本知识点（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD是70年代发展起来的新型逻辑器件，相继出现了只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL 和可擦写编程逻辑器件EPLD等多个品种，它们的组成和工作原理基本相似。
PLD的基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
在PLD中，输入电路中为了适应各种输入情况，每一个输入信号都配有一缓冲电路，使其具有足够的驱动能力，同时产生原变量和反变量输出，为与门阵列提供互补信号输入。
输出电路的输出方式有多种，可以由或阵列直接输出，构成组合方式输出，也可以通过寄存器输出，构成时序方式输出。
输出既可以是低电平有效，也可以是高电平有效；既可以直接接外部电路，也可以反馈到输入与阵列，由此可见PLD的输出电路根据不同的可编程逻辑器件有所不同。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程（2）与或阵列均可编程（3）与阵列可编程，或阵列固定归纳上述PLD的结构特点，列于表7-1。
表7-1 各种PLD的结构特点2.按编程方式分类（1）掩膜编程（2）熔丝与反熔丝编程（3）紫外线擦除、电可编程（4）电擦除、电可编程（5）在系统编程（Isp）（三）高密度可编程逻辑器件HDPLD243通常衡量可编程逻辑器件芯片的密度是以芯片能容纳等效逻辑门的数量，一般是以2000为界限，即芯片容纳等效逻辑门小于2000门，称它为低密度可编程逻辑器件或简单的可编程逻辑器件（SPLD），若大于2000等效逻辑门，称为高密度可编程逻辑器件（HDPLD）。
数字电路逻辑设计 第七章半导体存储器
不同的存储器芯片，其存储容量是不同的。例如某
一半导体存储器芯片，共有4K个存储单元，每个单元 存储8位二进制信息，则该芯片的存储容量是4K×8bits 或4K字节，简称4KB。
字节数
存
（4K个字节数）
储
器
……
存储单元总数=字数×位数(字长)
字节长B
=4K× 8bits
（一个字节8bits）
7.2 顺序存取存储器（SAM）
11
位 线
...
位 线
31 0
31 1
.
.
.
.
.
.
Y0
Y1
列译 码 器
...
0 31
1 31
位 线
...
位 线
31 31
.
Y31
A5
A6
A7
A8
A9
地 址输 入
7.3.1 RAM的结构
存储器存储矩阵结构
32根行地 址选择线
A4
行 X0
A3
地 X1 址·
A2
译·
A1 A0
码· 器 X31
A5
A6
A7
(1) 循环刷新 I0 (2) 边写边读
(3) 只读不写，数据刷新 I1
G20
& ≥1
&
G30
G21
& ≥1
&
G31
1024位动态移存器
CP
CP
1024位动态移存器
CP
CP
G40
&
O0
G41
&
O1
··· ···
··· ···
I7 G1 &
清华数字电路第七章 半导体存储器PPT课件
16.08.2020
数电
7.1 概述
**PROM在出厂时存储内容全为1（或者全为0),用户 可根据自己的需要写入，利用通用或专用的编程器， 将某些单元改写为0(或为1)。
**PROM在出厂时存储内容全为1（或者全为0),用户 可根据自己的需要写入，利用通用或专用的编程器， 将某些单元改写为0(或为1)。
ROM可分为掩模ROM、可编程ROM（Programmable Read－Only Memory，简称PROM）和可擦除的可编程 ROM（Erasable Programmable Read－Only Memory， 简称EPROM）。
*掩模ROM在制造时，生产厂家利用掩模技术把数据 写入存储器中，一旦ROM制成，其存储的数据就固 定不变，无法更改。
第七章 半导体存储器
内容提要
本章将系统地介绍各种半导体存储器的工作原理 和使用方法。半导体存储器包括只读存储器（ROM） 和随机存储器（RAM）。在只读存储器中，介绍了掩 模ROM、PROM和快闪存储器等不同类型的ROM的 工作原理和特点；而在随机存储器中，介绍了静态 RAM（SRAM）和动态RAM（DRAM）两种类型。 此外，也介绍了存储器扩展容量的连接方法以及用存 储器设计组合逻辑电路，重点放在这里。
1. ROM的组成：
ROM电
路结构包含存
储矩阵、地址
译码器和输出
缓冲器三个部
分，其框图如
图7.2.1所示。
16.08.2020
数电
图7.2.1
7.2.1 掩模只读存储器
a.存储矩阵
存储矩阵是由许多存储单元排列而成。存储单元 可以是二极管、双极型三极管或MOS管，每个单元能 存放1位二值代码（0或1)，而每一个或一组存储单元有 一个相应的地址代码。
数字集成电路分析与设计 第七章答案
CHAPTER 7P7.1. Assume that all nodes start at 0V. The first row outputs will be at DD T V V -. Since thesenodes are also the gate nodes of the second row of transistors, their source nodes will be at 2DD T V V -. Likewise, the last row of transistors have voltages of 3DD T V V -. However, this value is below 0V so we leave them at 0V.1.2V1.2V0.73V 0.73V 0.73V0.33V0.33V0.33V0V0V0VP7.2. (a)(b)(c)(d)P7.3. (a) First calculate V Q .()01.80.51.15Q DD T DD T V V V V V Vγ=-=-+=--=Since this is slightly below 1.3V (voltage at which the PMOS turns on), we assume that the PMOS is slightly on. Since the PMOS’s V GS is quite low (because Q is high) and its V DS is quite high (because Q is low), the transistor is very likely in saturation. Similarly for the NMOS, because its V GS is high and its V DS is low, it’s likely in the linear region. Equating the two currents:()()()()()()()()22,,222211DSNDSN CN NQ Q CN NSDP sat DSN linV N N OX GSN T DSN P sat OX GSP T V GSP T CP PN V N N OX Q T Q P sat OX DD Q T V DD Q T CP PE L N I I W C V V V W v C V V V V E L L W C V V V W v C V V V V V V E L L μμ=---=-++----=--++For simplicity we shall assume that 11Q CN NV E L +≈ and220QV ≈.()()()2N N OX Q T QP sat OX DD Q T DD Q T CP P NW C V V V W v C V V V V V V E L L μ---≈--+Solve to produce:0.0080V Q V ≈When the CLK goes low, the intermediate output suffers from clock feedthough. To calculate the effects of clock feedthrough, let us first compute the capacitances involved. The capacitance from the clock signal to Q is:(.2/)(.2)0.0.4fF GS OL C C fF um um ===The capacitance from the Q to ground is:()()()(),310.2320.2 1.4fF Q DN IN inv d g C C C C W C W =+=+=+=The capacitive feedthrough equation is:()210.04 1.80.05V 0.04 1.41.150.05 1.1VGS CLK Q GS Q Q Q Q C V V C C V V V -∆∆===-++=+∆=-=To get the new value of Q V , first determine the determine the regions of operation of the transistors in the inverter by calculating V S . Then, once again, use the currentequations to determine Q V .Since the new voltage of V Q is still greater than the switching voltage, the transistors are in the same regions:()()()()()()2000460.4100.2810P N sat OX DD Q T Q N N OX Q T DD Q T CP P OXW L v C V V V V W C V V V V V E L C μ---≈---+⨯⨯≈()()()21.8 1.10.50.2270OX C --()()0.016V1.10.5 1.8 1.10.5 4.8≈---+(b) In this case 1.8Q DD V V V == and 0Q V =. Clock feedthrough has no effect since the transmission gate CLK signals cancel each other out.()()()()()()()(),3151515315(23)312.5102100.2110(2)0.23(210)(0.2)312.5101100.2257.532.5pass pass inv d inv eqn g eff g eqn d t R C R C R C W C W C W R C Wps ps ps----=+=+++⎡⎤=⨯⨯+⨯+⨯+⎣⎦⨯⨯=+=P7.4.a. Out A BC =+BBOutb. Out AB BC C =++Outc. ()Out A B C AB ABC AB =+++=+BBOutd. ()()1Out A B C AB ABC AB AB C AB A B =+++=+=+==+OutP7.5.a. ()Out A B C =+b. ()()Out A B C D E =+++ P7.6.a. Out A BC =+c bclkclkV DDb. Out AB BCC =++a bclkclkV DDc.()Out A B C AB ABC AB =+++=+V DDd.()()()Out A B C AB A B C A B AB=+++=+++=+aclkclkV DDP7.7.Assuming that one of the transistors in each transmission gate is being driven by a min-sized inverter:a.()()()()122333passinvRC R R RLERC R R+====b.()()()()()()()()313133313133AAinvCCinvRRC RLERC R RRRC RLERC R R========()()()()339333BBinvRRC RLERC R R====P7.8.a. Out A sel B sel =⋅+⋅b.R inv 6.25k ΩC inv,diff 1.2fF C pass,gate 0.8fF C pass,diff0.8fFR pass 6.25k ΩCpass,diff0.8fFCpass,gate0.8fFfC inv,gate2.4f fFCpass,diff0.8fFc. ()()(),,,,,,2A C inv inv diff pass gate pass diff inv pass inv gate pass gate pass diff t R C C C R R fC C C -=++++++ d. (),,inv inv LOADC out inv diff LOAD inv inv diffR R C t fC C R C f f-=+=+ e.()()()()(),,,,,,,,220inv inv diff pass gate pass diff inv pass inv gate pass gate pass diff inv LOADinv inv diff inv LOAD inv pass inv gate t R C C C R R fC C C R C R C fR C dtR R C df f f =++++++++=+-===3.2=P7.9. In both of these cases, the logical effort is the same due to the fact that the longest pathfrom output to ground is three transistors long. Assume that the CLK arrives ahead of the signals. Then,12()26663R R LE R λλ+== P7.10. We will use 0.18um technology and the node names below:W=4W=4OutFor the two inverter inputs:()()()3230.2 1.2fF inv g C C W ===For the pass gate inputs:()0.4fF pass g C C W ==At node x:()(3)(2) 1.4x eff eff g C C W C W C W fF =++=At node y:()2((2))(2)2y eff g eff C C W C W C W fF =++=At node Out:()((2))(2) 1.2out eff g eff C C W C W C W fF =++=The shortest path is through the one of the G ND input nodes to the output:()()()()min 212.5 1.4212.5 1.247.5x out t RC RC k fF k fF ps =+=+=The longest path is through one of the inverters to the output.()()()()()()max 2312.5 1.4212.52312.5 1.2112.5sx y out t RC RC RC k fF k fF k fF p =++=++=P7.11. At 0t =: DD F V =0X =?Y =.When the a goes high the first time, the voltage at X would be computed using the charge-sharing formula:()101.21V 210F DDX X F C V V C C ===++But because the maximum allowable voltage at node x is 0.734V, set 0.734V X V = Then recomputed V F :()()()()10 1.220.734 1.05V 10F DD X X F F C V C V V C --===When Phi goes down, F DD V V = and V X and V Y remains the same. The next time the Phi goes up, all the internal nodes are 0. When Phi goes down, F DD V V = and V X and V Y remains at 0. P7.12.P7.13.a. The input settings that give you the worst-case charge sharing are any of 1a c e === and both of 0b d ==. Essentially, what you are doing it trying to create the greatest amount of parasitic capacitances without creating a path to G ND .b. Assuming that transistors share nodes to reduce capacitance.()()()()()()()12*11125(3)(5) 5.2fF 333190.2 1.8fF 5.2 1.8 1.34V 5.2 1.8g d g d C C W C W C W C C W W W C V V C C =++==++=====++ The actual voltage would be larger than this since the internal node cannot rise above V DD -V T .c. This circuit fails if the worse case voltage falls below the switching voltage which can be computed to be V S =0.92V. Therefore, the circuit will operate properly. P7.14. Both of these circuits act as latches. When EN is on, there is a path from the output toeither V DD or G ND . The first latch is better than the second because the second latch suffers from charge sharing. When EN is off, there is no path from the output to either of the sources, if IN is switching it is possible for whatever charge that is held on OUT to be shared with the internal nodes between the two NMOS’s or the two PMOS’s. Therefore, the second one is not as good as the first one. P7.15.a.OUT OL X DD TV V V V V ==-b. First, let ’s find the required change in voltage:()()2OUT DD OLX DD T DD T TV V V V V V V V V ∆=-∆=+--=Now, let’s set up the clock feedthrough equation and solve for C b :22b OUT X b XX X T Xb OUT X DD OL TC V V C C V C V C C V V V V V ∆∆=+∆==∆-∆--。
数字电路逻辑设计第七章半导体存储器
动态RAM（DRAM）
总结词
DRAM是一种常见的半导体存储器，其特点是集成度高、功耗低，但需要周期性地刷新。
详细描述
DRAM由单个晶体管和电容组成，每个存储单元非常小，因此可以实现高集成度。由于其结构简单， DRAM的制造成本相对较低。但是，由于电容会逐渐放电，因此需要周期性地刷新以保持数据。
只读存储器（ROM）
02
随机存取存储器（RAM）
静态RAM（SRAM）
总结词
SRAM是一种常见的半导体存储器，其特点是速度快、功耗低，但集成度较低。
详细描述
SRAM由交叉反接的晶体管组成，每个存储单元由6个晶体管组成，因此其结构相对 简单。由于其速度快，SRAM通常用于高速缓存（Cache）和中央处理器（CPU） 中的高速缓存。
用于存放固定不变的程序和数据，如BIOS、嵌入式操作 系统等。
随机存取存储器（RAM）
用于存储嵌入式系统运行时的变量、堆栈等，具有读写 功能。
面临的挑战与未来发展方向
集成度提高
新型存储技术
随着工艺尺寸的减小，如何实现更高 的集成度是半导体存储器面临的重要 挑战。
如阻变存储器、相变存储器等新型存 储技术的研究和开发，为半导体存储 器的未来发展提供了新的可能。
05
半导体存储器的应用与 挑战
在计算机系统中的应用
要点一
主存储器
用于存放计算机运行时所需的程序和数据，直接影响到计 算机的运算速度、存取时间和可靠性。
要点二
高速缓冲存储器（Cache）
作为CPU和主存储器之间的缓冲，存放的应用
只读存储器（ROM）
工作原理
RAM
通过在半导体存储单元上施加不同的电压来存储和读取数据 。
数字电子技术课后习题答案
ABACBC
BC
A
00 01 11 10
00
1
0
1
11
0
1
0
Y ABC
❖ 3.13某医院有一、二、三、四号病室4间，每室设有 呼叫按钮，同时在护士值班室内对应的装有一号、 二号、三号、四号4个指示灯。
❖ 现要求当一号病室的按钮按下时，无论其它病室的 按钮是否按下，只有一号灯亮。当一号病室的按钮 没有按下而二号病室的按钮按下时，无论三、四号 病室的按钮是否按下，只有二号灯亮。当一、二号 病室的按钮都未按下而三号病室的按钮按下时，无 论四号病室的按钮是否按下，只有三号灯亮。只有 在一、二、三号病室的按钮均未按下四号病室的按 钮时，四号灯才亮。试用优先编码器74148和门电路 设计满足上述控制要求的逻辑电路，给出控制四个 指示灯状态的高、低电平信号。
HP RI/BIN
I0
0/ Z1 0 10 ≥1
I1
1/ Z1 1 11
I2
2/ Z1 2 12 18
YS
I3
3/ Z1 3 13
I4
4/ Z1 4 14
YEX
I5
5/ Z1 5 15
I6
6/ Z1 6 16
I7
7/ Z1 7 17
Y0
V18
Y1
ST
E N
Y2
(b)
74148
(a)引脚图;(b)逻辑符号
A
00 01 11 10
00
0
0
1
11
1
0
1
Y AB BC AC
由于存在AC 项，不存在相切的圈，故无冒险。
❖ 4.1在用或非门组成的基本RS触发器中，已知 输入SD 、RD的波形图如下，试画出输出Q, Q
数字电子技术基础课后习题答案第7章习题答案
题7.1.1 可编程阵列逻辑（PAL）由、和组成。
答：输入缓冲器、与阵列、或阵列输出题7.1.2 通用阵列逻辑（GAL）由、和组成。
答：输入缓冲器、与阵列、或阵列输出逻辑宏单元题7.1.3 可编程阵列逻辑（PAL）可组成种典型的输出组态。
（A）2 （B）3 （C）4 （D）5答：C题7.1.4 通用阵列逻辑（GAL）的输出逻辑宏单元可组成种典型的输出组态。
（A）2 （B）3 （C）4 （D）5答：D题7.1.5 在系统编程器件（isp）和早期的EEPROM在编程方面，前者脱离了束缚。
（A）软件平台（B）编程器（C）电源（D）刷新电路答：B题7.1.6 单片通用阵列逻辑（GAL）的输出逻辑宏单元编程为寄存器组态时，只能应用在场合。
（A）同步时序电路（B）异步时序电路（C）复位电路（D）移位寄存器答：A、D题7.2.1 在系统可编程逻辑器件采用编程单元。
（A）E2CMOS （B）熔丝（C）SRAM （D）隧道型浮栅单元答：A题7.2.2 EPM7000S系列提供的共享乘积项有和。
（A）共享扩展（B）并联扩展（C）串联扩展（D）缓冲扩展答A、B题7.2.3 输入输出单元即可以编程为输入或输出，还可以编程为。
答：双向题7.2.4 编程I/O控制块输出缓冲器的输出电压摆率，可提供较高的。
（A）克服毛刺（B）并联扩展（C）转换速度（D）减低功耗答：C题7.2.5 ispLSI1000系列的ORP可提供GLB到IOC的信号。
（A）输入（B）中间（C）输出（D）时钟答：C题7.2.6 CPLD具有较高的性能，并具有如下特点。
（A）单片多系统（B）异步时序电路（C）动态刷新（D）丰富的查找表8081题7.3.1 现场可编程门阵列（FPGA ）静态时无 ，称之为 。
(A) 功耗 (B) 电流(C) 零功耗器件 (D) 有源器件答：A 、C题7.3.2 CPLD 的信号通路固定，系统速度可以 。
FPGA 的内连线是分布在逻辑单元周围，而且编程的种类和编程点很多，使布线相当灵活，但在系统速度方面低于 。
数字逻辑设计习题(7、8章)答案
第七章 存储器和可编程器件7—1 填空1．半导体存储器按功能分有＿RAM ＿＿和＿＿ROM ＿两种。
2．ROM 主要由＿＿存储矩阵＿＿＿＿和＿＿地址译码器＿＿＿＿和输出缓冲器三部分组成，按照工作方式的不同进行分类，ROM 可分为＿MROM ＿＿、＿PROM ＿＿和＿EPROM ＿＿三种。
3．某EPROM 有位8数据线，13位地址线，则其存储容量为＿8K ×8b ＿＿。
4．随机存储器按照存储原理可以分为_____SRAM ______和___DRAM ________，其中______DRAM_____由于具有“漏电”特性，因此需要进行_____刷新______操作。
7—2 图7.2是16⨯4位ROM ，3A 2A 1A 0A 为地址输入，3D 2D 1D 0D 为数据输出，试分别写出3D 2D 1D 0D 的逻辑表达∑=)15,10,6,2(3m D ∑=)15,12,11,8,7,4,3(2m D ∑=)12,9,6,3,0(1m D ∑=)14,13,12,11,8,7,6,5,2,0(0m D7—3 由一个三位二进制加法计数器和一个ROM 构成的电路如图7.3（a ）所式。
1. 写出输出1F 2F 3F 的表达式；2. 画出CP 作用下1F 2F 3F 的波形（计数器的初态为“0”）。
答：∑=)5,4,2,1(1m F ∑=)6,5,3(2m F∑=)6,5,4,2,1,0(3m F2、波形如图所示。
注意：F 为组合逻辑。
A A A A 3210图7.2123F F F 图7.3（a ）123F F F 图7.3（a ）图7.3（b ）W 7第8章 脉冲波形的产生及整形8-1 图8.1（a ）为由555定时器和D 触发器构成的电路，请问： 1. 555定时器构成的是哪种脉冲电路？ 2. 在图（b ）中画出C U O1U O2U 的波形； 3. 计算O1U O2U 的频率；4. 如果在555定时器的第5脚接入4V 的电压源，则O1U 的频率将为多少？答：1、该电路为多谐振荡器。
数字电路与逻辑设计习题学生常见问题答疑[1]
![数字电路与逻辑设计习题学生常见问题答疑[1]](https://img.taocdn.com/s3/m/fe7dfaf63086bceb19e8b8f67c1cfad6195fe988.png)
数字电路与逻辑设计习题学生常见问题答疑[1]第一章绪论1、数字电路有什么优点？答：首先数字电路能产生更廉价，更可靠的数字处理系统。
其次数字处理硬件允许可编程操作，同时数字硬件和软件实现与模拟电路和模拟信号处理系统相比，通常具有更高的精度。
2、数字电路与模拟电路有什么区别？答：数字电路与模拟电路同等重要，构成数字电路与模拟电路的基本元件都是半导体器件。
但是它们工作状态不同，实现功能不同，工作信号不同，如:数字电路中三极管工作在饱和区和截止区，模拟电路中三极管工作在放大区。
数字电路实现逻辑功能，完成逻辑运算，模拟电路主要是放大电信号。
数字电路处理离散信号，模拟电路处理连续信号。
3、数字电路设计的趋势?答：当前数字电路设计的趋势是，越来越大的设计，越来越短的推向市场的时间，越来越低的价格，设计方法越来越依赖于电子设计自动化（EDA）工具。
多层次的设计表述，集成电路的设计与制造分离，芯片生产厂家提供模型或标准单元库，设计公司负责电路功能设计。
电路功能设计已进入片上系统（SOC）时代，知识产权模块（IP 核）产品化。
第二章逻辑函数及其简化1、逻辑函数为什么要化简？答：一个逻辑函数可以写成不同的表达式形式，表达式越简单，所表示的逻辑关系越明显。
化简电路的目的，就是为了降低系统的成本，提高电路的可靠性，以用最少的逻辑门实现逻辑函数。
2、公式法化简中那么多公式怎么记？它有什么优缺点？答：逻辑代数的常用公式，反映了逻辑代数运算的基本规律，是化简逻辑函数、分析和设计逻辑电路的基本公式，必须熟悉和掌握。
公式法化简没有固定的步骤。
能否以最快的速度进行化简，与经验、技巧和对公式掌握及运用的熟练程度有关。
该方法的优点是输入变量个数不受限制，缺点是结果是否为最简有时不易判断。
3、卡诺图法化简的优点？答：利用卡诺图可以直观、方便地化简逻辑函数，并且克服了公式化简法对最终化简结果难以确定等缺点。
第三章集成逻辑门1、第三章感觉和其它章节没关系，是否不重要？答：第三章介绍了常用逻辑门的内部电路结构以及外部特性，对后续学习非常重要。
数电-半导体存储器练习题
× √
B D
SRAM 以上都对
× ×
分析提示
DRAM利用 利用MOS管的栅极电容对电荷的存储效应存储信息， 管的栅极电容对电荷的存储效应存储信息， 利用 管的栅极电容对电荷的存储效应存储信息 电荷不能长期存储。 电荷不能长期存储。 SRAM 以寄存器为存储元件，只有在带电状态下才能存储信息。 以寄存器为存储元件，只有在带电状态下才能存储信息。 DRAM、 SRAM 属于“易失性”存储器，不能实现组合逻辑函 属于“易失性”存储器， 、 数。 EPROM，利用 管作存储元件， ，利用MOS管作存储元件，存储矩阵的字、位线交叉 管作存储元件 存储矩阵的字、 处接入不接入存储元件的连接方式决定所存储信息的内容是0或 ， 处接入不接入存储元件的连接方式决定所存储信息的内容是 或1， 连接方式确定后所存储的信息可长期保存不变， 连接方式确定后所存储的信息可长期保存不变，可实现组合逻辑函 数
第
4
页
数字电子技术
第 7 章 半导体存储器
单项选择题 ( )。
4、有 10 位地址和 8 位字长的存储器，其存储容量为 、 位字长的存储器， A C 256×10 位 × 1024×10 位 ×
× ×
B D
512×8 位 × 1024×8 位 ×
× √
分析提示
10 位地址所对应 存储字数为： 210=1024 存储字数为： 每个字的字长为： 每个字的字长为： 8 位 字数× 存储容量 = 字数×字长 =1024 × 8 位
第
14
页
数字电子技术
第 7 章 半导体存储器
单项选择题 )。
14、只读存储器ROM，当电源断电后再通电时，所存储的内容 ( 、只读存储器 ，当电源断电后再通电时， A C 全部改变 不确定
数字电路测试题
5、是 8421BCD 码的是（ A、1010 （ B、0101 ） 。 A、5 B、6 C、8 C、1100
6 、欲对全班 43 个学生以二进制代码编码表示，最少需要二进制码的位数是 D、43 ） 。 B、F(A,B,C)=∑m(1,5,6,7) D、F(A,B,C)=∑m(3,4,6,7)
7、逻辑函数 F(A,B,C) = AB+B C+ AC 的最小项标准式为（ A、F(A,B,C)=∑m(0,2,4) C、F(A,B,C)=∑m (0,2,3,4)
1.一个 4 选 1 的数据选择器，应具有_____个地址输入端______个数据输入端。 2.组合电路由________________构成，它的输出只取决于 _________________而 与原状态无关。 3.一个十六选一的数据选择器，其地址（选择控制）输入端有（ A、1 B、2 C、4 D、16 ） 位。 ）个。
5
8． 5. 10 位双积分型 ADC,设时钟周期为 5¦ S， 则完成一次转换的时间最长需要( ¦ S A．50 B．5120 C．60 D．10240
)
综合应用题 分析下图所示的电路，其中，74161 为 4 位二进制加法计数器，计数器的初 态为 Q3Q2Q1Q0 =1111。74161 功能表如下表所示，数据选择器的逻辑表达式 为： Y [ D0 ( A1 A0 ) D1 ( A1 A0 ) D2 ( A1 A0 ) D3 ( A1 A0 )]S 要求： （1）画出计数器的状态转换表或状态转换图； （2）列出在 CP 作用下输出 Z 的状态转换表； 74161 的功能表
3.试说明单稳态触发器的工作特点和主要用途。 4. 试用图 555 定时器为核心元件构成一个鉴幅器，实现图 3.1 所示的功能。已 知电源电压为 7V，画出电路的接线图，并标明有关的参数，视需要可添加其它 元器件。
《数字电子技术--刘汉华》第7章 半导体存储器
2021/6/10
9
16字×8位的十PROM
六 条 字 线
24＝16
缺点：不能重复擦除。
2021/6/10
20V 编程脉冲
十几微秒
八 条 位 线
10
三、可擦除的可编程只读存储器 （EPROM） （一）紫外线擦除的只读存储器 （UVEPROM）
是最早出现的EPROM。通常说的EPROM就是 指这种。
13
（三）快闪存储器(Flash Memory） •存储单元的工作原理：
1.写入利用雪崩注入法。
2.擦除用隧道效应。
3.读出：源极接地，字线为5V逻辑高 电平。
5V
0V 12V
10s
6V
0V 12V
100ms
快闪存储器特点：集成度高，容量大，成本低，使用 方便。已有64兆位产品问世。很有发展前途。
地址译码器：根据地址输入，在存储矩阵中选出指定的字对应 的单元，把数据送往输出缓冲器。
输出缓冲器： 增加带负载能力；同时提供三态控制，以便和系
2021/6/10
统的总线相连。
6
2.工作原理 按组合电路进行分析。
地址译码是四个二极管与门； 存储矩阵是四个二极管或门；
当EN=0时
D3 = W1+W3 = A1A0+A1A0=A0
字长：一个字中包含二进制数位数的多少称为字长，字长是标 志数字系统精度的一项技术指标。
KB即为K字节 1K=210 =1024 B MB即为M字节 1M=220 =1024 K GB即为G字节 1G=230 =1024 M
2021/6/10
2
第七章 半导体存储器
第一节 概述
数字电路逻辑设计 第七章半导体存储器2
出。
方法：列出函数的真值表，直接画出存储矩阵的阵列图。
？
回顾与思考：译码器实现组合逻辑函数的方法及步骤？
用ROM实现逻辑函数一般按以下步骤进行： • ① 根据逻辑函数的输入、输出变量数目，确 定ROM的容量，选择合适的ROM。 • ② 写出逻辑函数的最小项表达式，画出ROM 的阵列图。 • ③ 根据阵列图对ROM进行编程。
３．快闪存储器（闪光记忆）
• 工作机理与叠栅MOS管相同 • 结构：快闪存储器MOS管的浮栅到P 型衬底间的氧化绝缘层比SIMOS管的 更薄 • 写入：利用雪崩击穿产生的大量高能电子在浮栅上积累 • • • • • • 擦除：控制栅接地、源级接高电压，利用隧道效应放电 读出：Wi=5V,Vss=0V 不具备字擦除功能。 写入：Wi=6V, Gc=12V脉冲，Vss=0 擦除：G=0V, Vss=12V 整片或分块擦除 电路形式简单、集成度高、可靠性好
1
●
或阵列
&
•
• • •
R Y0
1
●
W0 W1 W2 W3
W1
W2 W3
与 阵 列
●
●
&
●
●
●
&
●
●
●
●
●
&
●
●
●
●
≥1
≥1
≥1
≥1
Y3
Y2
Y1
Y0
( b ) 或门Y0
( c ) 地址译码器和存储矩阵的阵列图 图7-4-1 4×4位二极管固定ROM
固定ROM的阵列图由与阵列和或阵列组成。与阵列和地址译 码器相对应，用实心点标注地址码；或阵列对应于存储矩阵，实
பைடு நூலகம்Y1
数字电路与逻辑设计习题7第七章半导体存储器(精)
第七章半导体存储器一、选择题1．一个容量为1K ×8的存储器有个存储单元。
A.8B.8KC.8000D.81922．要构成容量为4K ×8的R AM ，需要片容量为256×4的R AM 。
A.2B.4C.8D. 323．寻址容量为16K ×8的RAM 需要根地址线。
A.4B. 8C.14D. 16E.16K4．若R AM 的地址码有8位，行、列地址译码器的输入端都为4个，则它们的输出线（即字线加位线）共有条。
A.8B.16C.32D.2565．某存储器具有8根地址线和8根双向数据线，则该存储器的容量为。
A.8×3B.8K ×8C. 256×8D. 256×2566. 采用对称双地址结构寻址的1024×1的存储矩阵有。
A.10行10列B.5行5列C.32行32列D. 1024行1024列7．随机存取存储器具有功能。
A. 读/写B. 无读/写C. 只读D. 只写8．欲将容量为128×1的R AM 扩展为1024×8，则需要控制各片选端的辅助译码器的输出端数为。
A.1B.2C.3D. 89．欲将容量为256×1的R AM 扩展为1024×8，则需要控制各片选端的辅助译码器的输入端数为。
A.4B.2C.3D. 810．只读存储器ROM 在运行时具有功能。
A. 读/无写B. 无读/写C. 读/写D. 无读/无写11．只读存储器R OM 中的内容，当电源断掉后又接通，存储器中的内容。
A. 全部改变B. 全部为0C. 不可预料D. 保持不变12．随机存取存储器RAM 中的内容，当电源断掉后又接通，存储器中的内容。
A. 全部改变B. 全部为1C. 不确定D. 保持不变13．一个容量为512×1的静态RAM 具有。
A. 地址线9根，数据线1根B. 地址线1根，数据线9根C. 地址线512根，数据线9根D. 地址线9根，数据线512根14．用若干R AM 实现位扩展时，其方法是将相应地并联在一起。
第7章 半导体存储器与可编程逻辑器件习题解答
思考题与习题7.1 选择题7.14 选择题1）存储容量为8K×8位的ROM 存储器，其地址线为 条。
CA 、8B 、12C 、13D 、142）只能按地址读出信息，而不能写入信息的存储器为 。
bA 、 RAMB 、ROMC 、 PROMD 、EPROM3）一片ROM 有n 根地址输入，m 根位线输出，则ROM 的容量为 。
a A 、m n⨯2 B 、n m ⨯ C 、mn 22⨯ D 、n m⨯24)一个6位地址码、8位输出的ROM ，其存储矩阵的容量为 。
A 、46B 、64C 、512D 、256 5）为构成4096×8的RAM ，需要 片2024×2的RAM ，并需要有 位地址译码以完成寻址操作。
A 、8 ，15B 、16，11C 、10，12D 、8，12 6）PAL 是一种的 可编程逻辑器件。
A 、与阵列可编程，或阵列固定B 、与阵列列固，或阵可编程定C 、与阵列、或阵列固定D 、与阵列、或阵列可编程7.2 试写出如图7-27所示阵列图的逻辑函数表达式和真值表，并说明其功能。
1F 2F 3图6-1 例6-1逻辑图图7-27 题7.2图解：根据与阵列的输出为AB 的最小项和阵列图中有实心点“·”为1，无“·”为0，可以写出：AB W F ==30B A AB B A B A W W W F +=++=++=3211B A B A B A F ⊕=+=2AB B A B A B A B A W W W F =+=++=++=2103从上述逻辑表达式可以看出，图7-1所示阵列图实现了输入变量A 、B 的四种逻辑运算：与、或、异或和与非。
列出真值表如表7-1所示。
7.3 若存储器芯片的容量为128K×8位，求：表7-1 例7-1真值表1）访问芯片需要多少地址？2）假定该芯片在存储器中首地址为A00000H ，末地址为多少？ 解：存储器容量=字数×位数=m n⨯21）128K×8=8282217107⨯=⨯⨯，所以需要17根地址。
数字电子技术 第七章
3
一、ROM的基本结构 的基本结构
A0 A1 W0 W1 存储矩阵 2 N× M … W 2N-2 W 2N-1
N位地址输入 位地址输入
A N-2 A N-1
地 址 译 码 器
…
输出缓冲器 控制信号输入 控制信号输入
D 0 D1
M位数据输出 位数据输出
4
…
... D M-1
ROM的存储单元可以用二极管构成，也可以用双极型 的存储单元可以用二极管构成， 的存储单元可以用二极管构成 三极管或MOS管构成。 管构成。 三极管或 管构成 存储器的容量用存储单元的数目来表示，写成： 存储器的容量用存储单元的数目来表示，写成：字数 位数。存储矩阵有2 个字，每个字的字长为m， ×位数。存储矩阵有 n个字，每个字的字长为 ，整个存储 器的存储容量为2 器的存储容量为 n×m位。 存储容量也习惯用 位 存储容量也习惯用K(1K=1024) 为单位来表示，例如1 × 、 × 和 的存储器， 为单位来表示，例如 K×4、2K×8和64K×1的存储器， × 的存储器 其容量分别是1024×4 位、2048×8位和 位和65536×1位。 其容量分别是 × × 位和 × 位 输出缓冲器是ROM的数据读出电路，通常用三态门构 的数据读出电路， 输出缓冲器是 的数据读出电路 它不仅可以实现对输出数据的三态控制， 成 ， 它不仅可以实现对输出数据的三态控制 ， 以便与系统 总线联接， 还可以提高存储器的带负载能力。 总线联接， 还可以提高存储器的带负载能力。
1
半导体存储器的分类： 半导体存储器的分类： 储器的分类
静态随机存储器 (SRAM) 随机存储器 (RAM) 半导体存储器 只读存储器 (ROM) 可编程ROM 可编程 动态随机存储器 (DRAM) 固定ROM 固定
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
第七章半导体存储器
一、选择题
1．一个容量为1K ×8的存储器有个存储单元。
A.8
B.8K
C.8000
D.8192
2．要构成容量为4K ×8的R AM ，需要片容量为256×4的R AM 。
A.2
B.4
C.8
D. 32
3．寻址容量为16K ×8的RAM 需要根地址线。
A.4
B. 8
C.14
D. 16
E.16K
4．若R AM 的地址码有8位，行、列地址译码器的输入端都为4个，则它们的
输出线（即字线加位线）共有条。
A.8
B.16
C.32
D.256
5．某存储器具有8根地址线和8根双向数据线，则该存储器的容量为。
A.8×3
B.8K ×8
C. 256×8
D. 256×256
6. 采用对称双地址结构寻址的1024×1的存储矩阵有。
A.10行10列
B.5行5列
C.32行32列
D. 1024行1024列
7．随机存取存储器具有功能。
A. 读/写
B. 无读/写
C. 只读
D. 只写
8．欲将容量为128×1的R AM 扩展为1024×8，则需要控制各片选端的辅助译
码器的输出端数为。
A.1
B.2
C.3
D. 8
9．欲将容量为256×1的R AM 扩展为1024×8，则需要控制各片选端的辅助译
码器的输入端数为。
A.4
B.2
C.3
D. 8
10．只读存储器ROM 在运行时具有功能。
A. 读/无写
B. 无读/写
C. 读/写
D. 无读/无写
11．只读存储器R OM 中的内容，当电源断掉后又接通，存储器中的内容。
A. 全部改变
B. 全部为0
C. 不可预料
D. 保持不变
12．随机存取存储器RAM 中的内容，当电源断掉后又接通，存储器中的内容。
A. 全部改变
B. 全部为1
C. 不确定
D. 保持不变
13．一个容量为512×1的静态RAM 具有。
A. 地址线9根，数据线1根
B. 地址线1根，数据线9根
C. 地址线512根，数据线9根
D. 地址线9根，数据线512根
14．用若干R AM 实现位扩展时，其方法是将相应地并联在一起。
A. 地址线
B. 数据线
C. 片选信号线
D. 读/写线
15．PROM 的与陈列（地址译码器）是。
A. 全译码可编程阵列
B. 全译码不可编程阵列
C. 非全译码可编程阵列
D. 非全译码不可编程阵列
二、判断题（正确打√，错误的打×）
１．实际中，常以字数和位数的乘积表示存储容量。
（）
２． RAM 由若干位存储单元组成，每个存储单元可存放一位二进制信息。
（）
３．动态随机存取存储器需要不断地刷新，以防止电容上存储的信息丢失。
（）
４．用2片容量为16K ×8的R AM 构成容量为32K ×8的R AM 是位扩展。
（）５．所有的半导体存储器在运行时都具有读和写的功能。
（）６． ROM 和R AM 中存入的信息在电源断掉后都不会丢失。
（）
７． RAM 中的信息，当电源断掉后又接通，则原存的信息不会改变。
（）８．存储器字数的扩展可以利用外加译码器控制数个芯片的片选输入端来
实现。
（）
９． PROM 的或阵列（存储矩阵）是可编程阵列。
（）
１０．
ROM 的每个与项（地址译码器的输出）都一定是最小项。
（）
三、填空题
1．存储器的和是反映系统性能的两个重要指标。
2. ROM 用于存储固定数据信息，一般由、和三部分组成。
3. 随机读写存储器不同于RO M ，它不但能读出所存信息，而且能够写入信息。
根据存储单元的工作原理，可分为和两种
4. PROM 和ROM 的区别在于它的或阵列是的。
第七章答案
一、选择题
1． BD
2． D
3． C
4． C
5． C
6． C
7． A
8． D
9． B
10． A
11． D
12． C
13． A
14． ACD
15． B
二、判断题
1. √
2. √
3. √
4. ×
5. ×
6. ×
7. ×
8. √
9. √ 10. √
三、填空题
1．存储容量存取时间
2. 地址译码器存储矩阵
输出电路 3. 静态RA M 动态RAM 4. 可编程。