IC设计基础(流程、工艺、版图、器件)-笔试集锦
ic笔试题目汇总
数字IC设计工程师笔试面试经典100题1：什么就是同步逻辑与异步逻辑？同步逻辑就是时钟之间有固定得因果关系。
异步逻辑就是各时钟之间没有固定得因果关系。
同步时序逻辑电路得特点：各触发器得时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路得状态才能改变。
改变后得状态将一直保持到下一个时钟脉冲得到来，此时无论外部输入 x 有无变化，状态表中得每个状态都就是稳定得。
异步时序逻辑电路得特点：电路中除可以使用带时钟得触发器外，还可以使用不带时钟得触发器与延迟元件作为存储元件，电路中没有统一得时钟，电路状态得改变由外部输入得变化直接引起。
2：同步电路与异步电路得区别：同步电路：存储电路中所有触发器得时钟输入端都接同一个时钟脉冲源，因而所有触发器得状态得变化都与所加得时钟脉冲信号同步。
异步电路：电路没有统一得时钟，有些触发器得时钟输入端与时钟脉冲源相连，只有这些触发器得状态变化与时钟脉冲同步，而其她得触发器得状态变化不与时钟脉冲同步。
3：时序设计得实质：时序设计得实质就就是满足每一个触发器得建立/保持时间得要求。
4：建立时间与保持时间得概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端得数据必须保持不变得最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端得数据必须保持不变得最小时间。
5：为什么触发器要满足建立时间与保持时间？因为触发器内部数据得形成就是需要一定得时间得，如果不满足建立与保持时间，触发器将进入亚稳态，进入亚稳态后触发器得输出将不稳定，在0与1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后得值并不一定就是您得输入值。
这就就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生得亚稳态传播到后面逻辑中，导致亚稳态得传播。
（比较容易理解得方式）换个方式理解：需要建立时间就是因为触发器得D端像一个锁存器在接受数据，为了稳定得设置前级门得状态需要一段稳定时间；需要保持时间就是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
IC设计基础笔试
IC设计基础（流程、工艺、版图、器件）笔试集锦1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）什么是MCU？MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。
MCU的分类MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。
MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。
RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC系列。
CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。
DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。
IC设计面试笔试题目
IC设计面试笔试题目集合分类笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。
（未知）3、最基本的如三极管曲线特性。
（未知）4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
（未知）11、画差放的两个输入管。
（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
ic笔试题目汇总100
数字IC设计工程师笔试面试经典100题1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
数字IC找工作常考笔试题
数字IC找工作常考笔试题1、状态机要注意的是状态机采用的编码、组合逻辑与时序逻辑的编写规则；2、分频器偶数分频、奇数分频以及小数分频；3、时序分析会分析时序逻辑电路的时序，计算关健路径的slack，包括存在锁存器的情况下的时序分析，metastability、竞争冒险以及这些现象的解决方法；4、perl编程比如perl统计出一段字母中每个字母的重复次数；5、小题一般都是IC方面的基本常识，比如棍图，systemverilog的优点，ASIC与FPGA之间代码如何移植等等。
6、国民的面试题：给出一个配置信号C，范围是0~15。
同时给出一个待毛刺的信号A和时钟信号clk。
毛刺的定义是持续时间小于等于C拍。
要求是滤掉毛刺，设计一个系统，要求细化到能写verilog的程度，并说明优缺点。
比如C=3，即是滤掉持续时间小于等于3拍的突变信号7、同步电路和异步电路的区别是什么？（仕兰微电子）8、什么是同步逻辑和异步逻辑？（汉王笔试）9、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）10、setup time和hold time(1)什么是Setup和Holdup时间？（汉王笔试）(2)setup和holdup时间,区别.（南山之桥）(3)解释setup time和hold time的定义和在时钟信号延迟时的变化。
(4)解释setup和hold time violation，画图说明，并说明解决办法。
（威盛VIA2003.11.06上海笔试试题）(5)给了reg的setup,hold时间，求中间组合逻辑的delay范围。
（飞利浦－大唐笔试）(6)时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。
组合逻辑电路最大延迟为T2max,最小为T2min。
问，触发器D2的建立时间T3和保持时间应满足什么条件。
（华为）(7)给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。
IC设计基础笔试集锦
IC设计基础（流程、工艺、版图、器件）笔试集锦1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）什么是MCU？MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。
MCU的分类MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。
MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。
RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC系列。
CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。
DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。
IC设计基础笔试面试常见题目(含详细答案)
提高稳定性； 但要注意米勒补偿电容的引入会导致产生一个右半平面的零点，
若设置不当该零点可能
会导致稳定性问题，可以通过调零电阻（ nulling resistor）、消除前馈路径或者前馈补偿等方法控制这
个右半平面的零点；
通过负反馈能够扩展增益幅度的平坦范围，也即扩展
-3dB 带宽，但要注意深度的负反馈可能会带来
EE 笔试 / 面试题目集合分类 --IC 设计基础
模拟电路
1、基尔霍夫定理的内容是什么？（仕兰微电子） （ 1 ） 基尔霍夫电流定律 ，简记为 KCL ，是电流的连续性在 集总参数电路 上的体现，其物理背 景是电荷守恒公理。基尔霍夫电流定律是确定电路中任意节点处各支路电流之间关系的定律， 因此又称为 节点电流定律 ，它的内容为：在任一瞬时，流向某一结点的电流之和恒等于由该结 点流出的电流之和；
在列写节点电流方程时，各电流变量前的正、负号取决于各电流的参考方向对
该节点的关系（是 “流入 ”还是 “流出 ”）；而各电流值的正、负则反映了该电流的实际方向与参考
方向的关系（是相同还是相反） 。通常规定，对参考方向背离（流出）节点的电流取正号，而
对参考方向指向（流入）节点的电流取负号。
（ 2 ）第二定律又称 基尔霍夫电压定律 ，简记为 KVL ，是 电场 为位场时 电位 的单值性在集总参
FET 与 BJT 的比较：
FET 是电压控制型器件，输入阻抗高； BJT 是电流控制型，输入阻抗相对较低；
FET 的 D 、S 可以互换；耗尽型 MOS 的 VGS 可正可负，使用比 BJT 灵活；
FET 仅利用多数载流子导电； BJT 既使用多数载流子又使用少数载流子导电； 射性均优于 BJT ；
间的约束关系，沿选定的回路方向绕行所经过的电路电位的升高之和等于电路电位的下降之和
集成电路版图设计电路设计微电子工艺IC芯片笔试面试题目-----超全了
集成电路设计基础（工艺、版图、流程、器件）1、什么叫Latchup，如何预防闩锁效应?（仕兰、科广试题）Q1为一纵向PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一横向的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT 处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。
当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。
产生Latch up 的具体原因：• 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。
• 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。
• E SD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。
• 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。
• Well 侧面漏电流过大。
消除“Latch-up”效应的方法：版图设计时：①为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；②避免source和drain的正向偏压；③使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。
IC设计基础笔试题
8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）
9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题）
10、写出asic前期设计的流程和相应的工具。（威盛）
11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试）
2. 建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。
27、说明mos一半工作在什么区。（凹凸的题目和面试）
28、画p-bulk 的nmos截面图。（凹凸的题目和面试）
29、写schematic note（？）， 越多越好。（凹凸的题目和面试）
30、寄生效应在ic设计中怎样加以克服和利用。（未知）
31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，除非面试出题的是个老学究。IC设计的话需要熟悉的软件: Cade
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
6、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
微电子面试试题
IC笔试、面试题库(含答案)
2、FPGA和ASIC的概念，他们的
区别。（未知）
ASIC:专用集成电路，它是面向专门用
途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，
短、交货周期供货的全定制，半定制集成电
路。与门阵列等其它ASIC (Application
Specific IC)相比，它们又具有设计开发周期
量产的电子产品。
14
熔丝型开关
PLICE（可编程逻辑互连电路单元）
熔丝断开为1
01
A1 A 0
0 0
0 1
1 0
1 1
1
0
10 00 00 1
0
Y1
0
0
0
1
Y2 Y3 Y4
0 0 0
0 0 1
1 0 0
0 0 1
十进制
0
1
4
9
用高压将PLICE
介质击穿。
反熔丝型开关
15
在反熔丝PROM中，各连接点放的不是熔丝，而
单片微型计算机(Single Chip
Microcomputer)，是指随着大规模集成
电路的出现及其发展，将计算机的
CPU、RAM、ROM、定时数器和多种
I/O接口集成在一片芯片上，形成芯片
级的计算机。
4
设计方法上从CISC结构演变到RISC结构
通常将采用英特尔处理器的服务器称为
IA (Intel Architecture)架构服务器，由于
Logic
0.35/0.3µm 3.3V/5V
Mix Mode
NVM
Hi-Voltage
CIS
Rtn
0.15µm
IC笔试题大全(部分含答案)
EE笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。
（未知）3、最基本的如三极管曲线特性。
（未知）4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
（未知）11、画差放的两个输入管。
（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
（仕兰微电子）13、用运算放大器组成一个10倍的放大器。
IC设计基础笔试(1)
IC设计基础（流程、工艺、版图、器件）笔试集锦1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）什么是MCU？MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。
MCU的分类MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM 等类型。
MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。
RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是 CPU核心很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如 Mac的Power PC系列。
CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是 CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。
DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。
数字ic设计笔试题
数字ic设计笔试题
数字IC设计是集成电路设计的一个重要领域，涉及到数字电路的设计、验证和实现。
数字IC设计笔试题通常涉及到数字电路的基本原理、逻辑设计、Verilog/VHDL编程、时序分析等方面的知识。
下面我将从这些方面为你回答数字IC设计笔试题。
1. 数字电路的基本原理，数字IC设计的基础是数字电路的基本原理，包括布尔代数、逻辑门、触发器、计数器等。
笔试题可能涉及到这些基本原理的应用和分析，例如逻辑门的组合与时序电路设计、计数器的设计和应用等。
2. 逻辑设计，逻辑设计是数字IC设计的核心内容，包括组合逻辑和时序逻辑设计。
笔试题可能涉及到逻辑方程式的化简、逻辑门的选择和优化、多路选择器和编码器的设计等。
3. Verilog/VHDL编程，Verilog和VHDL是数字IC设计中常用的硬件描述语言，用于描述数字电路的行为和结构。
笔试题可能涉及到Verilog/VHDL的语法、模块化设计、状态机的描述等。
4. 时序分析，时序分析是数字IC设计中重要的一环，用于分
析电路的时序性能和稳定性。
笔试题可能涉及到时钟周期的估算、时序违规的分析和修复、时序约束的设置等。
5. 验证和实现，数字IC设计的验证和实现是设计流程中的关键环节，包括仿真验证、综合和布局布线。
笔试题可能涉及到仿真测试用例的编写、综合优化和布局布线的原理等。
综上所述，数字IC设计笔试题涉及到的内容非常广泛，需要考生具备扎实的数字电路基础知识、Verilog/VHDL编程能力和时序分析能力。
希望以上回答能够帮助你更全面地了解数字IC设计笔试题的内容。
微电子笔试(笔试和面试题)要点(汇编)
第一部分：基础篇（该部分共有试题8题,为必答题，每位应聘者按自己对问题的理解去回答，尽可能多回答你所知道的内容。
若不清楚就写不清楚）。
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。
模拟信号，是指幅度随时间连续变化的信号。
例如，人对着话筒讲话，话筒输出的音频电信号就是模拟信号，收音机、收录机、音响设备及电视机中接收、放大的音频信号、电视信号，也是模拟信号。
数字信号，是指在时间上和幅度上离散取值的信号，例如，电报电码信号，按一下电键，产生一个电信号，而产生的电信号是不连续的。
这种不连续的电信号，一般叫做电脉冲或脉冲信号，计算机中运行的信号是脉冲信号，但这些脉冲信号均代表着确切的数字，因而又叫做数字信号。
在电子技术中，通常又把模拟信号以外的非连续变化的信号，统称为数字信号。
FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
2、你认为你从事研发工作有哪些特点？3、基尔霍夫定理的内容是什么？基尔霍夫电流定律:流入一个节点的电流总和等于流出节点的电流总和。
基尔霍夫电压定律:环路电压的总和为零。
欧姆定律: 电阻两端的电压等于电阻阻值和流过电阻的电流的乘积。
4、描述你对集成电路设计流程的认识。
5、描述你对集成电路工艺的认识。
把电路所需要的晶体管、二极管、电阻器和电容器等元件用一定工艺方式制作在一小块硅片、玻璃或陶瓷衬底上，再用适当的工艺进行互连，然后封装在一个管壳内，使整个电路的体积大大缩小，引出线和焊接点的数目也大为减少。
电子公司IC设计基础笔试题
电子公司IC设计基础笔试题电子公司ic设计基础笔试题:一、fpga和asic的概念，他们的区别。
(未知)答案：fpga是可编程asic。
asic:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
按照一个用户的特定要求，能以低研制本钱，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它asic(application specific ic)相较，它们又具有设计开发周期短、设计制造本钱低、开发工具先进、标准产品无需测试、质量稳定和可实时在线查验等长处二、咱们公司的产品是集成电路，请描述一下你对集成电路的熟悉，列举一些与集成电路相关的内容(如讲清楚模拟、数字、双极型、cmos、mcu、risc、cisc、dsp、asic、fpga等的概念)。
(仕兰微面试题目)3、什么叫做otp片、掩膜片，二者的区别安在?(仕兰微面试题目)4、你知道的集成电路设计的表达方式有哪几种?(仕兰微面试题目)五、描述你对集成电路设计流程的熟悉。
(仕兰微面试题目)六、简述fpga等可编程逻辑器件设计流程。
(仕兰微面试题目)7、ic设计前端到后端的流程和eda工具。
(未知)八、从rtl synthesis到tape out之间的设计flow,并列出其中各步利用的tool.(未知)九、asic的design flow。
(威盛via 上海笔试试题)10、写出asic前期设计的流程和相应的工具。
(威盛)1一、集成电路前段设计流程，写出相关的工具。
(扬智电子笔试)先介绍下ic开发流程：1.)代码输入(design input)用vhdl或是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：summit visualhdlmentor renior图形输入: composer(cadence);viewlogic (viewdraw)2.)电路仿真(circuit simulation)将vhd代码进行先前逻辑仿真，验证功能描述是不是正确数字电路仿真工具：verolog：cadence verolig-xlsynopsys vcsmentor modle-simvhdl : cadence nc-vhdlsynopsys vssmentor modle-sim模拟电路仿真工具：***anti hspice pspice，spectre micro microwave: eesoft : hp3.)逻辑综合(synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应必然工艺手腕的门级电路;将低级仿真中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
IC设计基础笔试面试常见题目(含详细答案)
接入具有相位滞后特性的 RC 网络，是增益函数相位滞后，达到稳定负反馈放大电路的目的；其 有细分为主极点补偿和极-零点补偿（超前 -滞后补偿） ； 主极点补偿是在放大电路时间常数最大的回路中并接一个补偿电容 C， 令放大电路的主极点频率 下降从而增大相位裕度；该补偿方法的缺点是 C 的容量较大，导致基本放大电路的频带变得很窄； 极 -零点补偿（超前-滞后补偿）是在时间常数最大的电路中并接一个 R 和 C 串联的补偿网络，使 得主极点减小，次极点增加，同时还可以利用补偿后产生的零点去抵消原系统中的极点，从而增加相 位裕度；米勒补偿属于这种补偿方式；极-零点补偿同样会使基本放大电路的频带变窄，但比主极点 补偿的频带宽。 6.2 超前补偿 引入相位超前网络，产生额外的零点 fz 和极点 f2，用其产生的零点 fz 去抵消原系统的次极点 P2， 而 f2 则成为新的次极点（注意 f2>P2） ，在补偿的过程中原系统的主极点 f1 保持不变；通过这种方式 拉开主极点和次极点的距离，提高了负反馈放大电路的稳定性；因为 f1 不变，放大电路的开环通频 带并没有改变；因此超前补偿方法在宽频带放大电路中得到广泛的应用。 7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。 判断系统是否稳定的准则： 相位移等于 180 度时，如果增益幅度大于 1 则不稳定；或者增益幅度等于 1 时相位移超过 180 度则不 稳定；一般要求相位裕度超过 45 度；在一些应用中要求相位裕度超过 60 度。 改变频响曲线的方法： （1）通过负反馈能够扩展增益幅度的平坦范围，也即扩展-3dB 带宽，但要注意深度的负反馈可能会 带来系统的不稳定性问题。 （2）在二级运算放大器中可以通过米勒补偿实现极点分裂，增加相位裕度，提高稳定性。 8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。 在典型的二级运放设计中，可以通过米勒补偿电容实现频率补偿，通过极点分裂来增加相位裕度，提 高稳定性；但要注意米勒补偿电容的引入会导致产生一个右半平面的零点，若设置不当该零点可能会 导致稳定性问题，可以通过调零电阻（nulling resistor ） 、消除前馈路径或者前馈补偿等方法控制这个 右半平面的零点；
2023年芯原笔试题
2023年芯原笔试题随着科技的发展和社会的进步，芯片技术在各个领域的应用变得越来越广泛。
作为一家专注于芯片设计和开发的公司，芯原在2023年推出了一系列的笔试题，以选拔优秀的人才加入公司的研发团队。
下面将分别介绍几道芯原的笔试题。
题目一：芯片设计基础请简要阐述芯片设计的基本流程，并从逻辑设计、物理设计和验证测试三个方面，详细描述每个阶段的主要工作内容和所需技能。
芯片设计是将电子电路和功能集成在一块芯片上的过程。
其基本流程包括：需求分析、逻辑设计、物理设计、验证测试和制造流程。
在逻辑设计阶段，设计工程师需要根据需求分析的结果，确定芯片的逻辑结构和功能。
这一阶段的主要工作包括：功能分析、模块划分、电路设计、逻辑优化和综合等。
设计工程师需要熟悉数字电路设计和硬件描述语言，如Verilog或VHDL。
物理设计阶段是将逻辑设计的结果转化为物理结构，并确定芯片的版图。
这一阶段的主要工作包括：芯片分区与布局、电路连接规划、时序优化和功耗分析等。
设计工程师需要熟悉物理设计工具和芯片布局规则，如Cadence等。
验证测试阶段是对设计的芯片进行功能验证和性能测试。
这一阶段的主要工作包括：测试方案制定、测试用例设计、仿真验证和硬件验证等。
设计工程师需要熟悉测试方法和工具，如ModelSim和信号发生器等。
题目二：功耗优化与热管理请结合芯片设计的实际案例，讨论如何进行功耗优化和热管理，以提高芯片的性能和可靠性。
功耗优化和热管理在芯片设计中起着重要的作用，能够提高芯片的性能和可靠性。
以下是一些常用的方法和技术。
首先，可以通过优化芯片的电路结构和设计，减少功耗。
例如，采用低功耗的电路结构、优化时序和功耗分析，以减少芯片的能耗。
其次，可以使用动态电压频率调节（DVFS）技术，根据芯片的工作负载调整供电电压和时钟频率。
这种技术能够根据实际需求提供所需的性能，并减少功耗。
另外，热管理也是重要的一环。
芯片在工作过程中会产生大量的热量，如果不能有效地进行热管理，可能会导致芯片的性能下降甚至故障。
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IC设计基础（流程、工艺、版图、器件）笔试集锦1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）什么是MCU？MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。
MCU的分类MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。
MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。
RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC系列。
CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。
DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。
2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！(4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。
（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。
（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。
（未知）8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）9、Asic的design flow。
（威盛VIA 2003.11.06 上海笔试试题）10、写出asic前期设计的流程和相应的工具。
（威盛）11、集成电路前段设计流程，写出相关的工具。
（扬智电子笔试）先介绍下IC开发流程：1.）代码输入（design input)用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：SUMMIT VISUALHDLMENTOR RENIOR图形输入: composer(cadence);viewlogic (viewdraw)2.）电路仿真（circuit simulation)将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：Verolog：CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模拟电路仿真工具：AVANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程？（仕兰微面试题目）13、是否接触过自动布局布线？请说出一两种工具软件。
自动布局布线需要哪些基本元素？（仕兰微面试题目）14、描述你对集成电路工艺的认识。
（仕兰微面试题目）15、列举几种集成电路典型工艺。
工艺上常提到0.25,0.18指的是什么？（仕兰微面试题目）16、请描述一下国内的工艺现状。
（仕兰微面试题目）17、半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）18、描述CMOS电路中闩锁效应产生的过程及最后的结果？（仕兰微面试题目）19、解释latch-up现象和Antenna effect和其预防措施.（未知）20、什么叫Latchup?（科广试题）21、什么叫窄沟效应? （科广试题）22、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？（仕兰微面试题目）23、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？（仕兰微面试题目）24、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转移特性。
（Infineon笔试试题）25、以interver为例,写出N阱CMOS的process流程,并画出剖面图。
（科广试题）26、Please explain how we describe the resistance in semiconductor. Comparethe resistance of a metal,poly and diffusion in tranditional CMOS process.（威盛笔试题circuit design-beijing-03.11.09）27、说明mos一半工作在什么区。
（凹凸的题目和面试）28、画p-bulk 的nmos截面图。
（凹凸的题目和面试）29、写schematic note（？），越多越好。
（凹凸的题目和面试）30、寄生效应在ic设计中怎样加以克服和利用。
（未知）31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，除非面试出题的是个老学究。
IC设计的话需要熟悉的软件: Cadence,Synopsys, Avant，UNIX当然也要大概会操作。
32、unix 命令cp -r, rm,uname。
（扬智电子笔试）2、如何成为IC设计高手？如何提高自己的设计能力？自己的感受是，IC设计不同于一般的板级电子设计，由于流片的投资更大，复杂度更高，系统性更强，所以学习起来也有些更有意思的地方。
这里就斗胆跳过基本电子知识的方面，单就一些特别的地方来表达一下个体的感受。
首先，作为初学者，需要了解的是IC设计的基本流程。
应该做到以下几点：基本清楚系统、前端、后端设计和验证的过程，IC设计同半导体物理、通信或多媒体系统设计之间的关系，了解数字电路、混合信号的基本设计过程，弄清楚ASIC，COT这些基本的行业模式。
窃以为这点对于培养兴趣，建立自己未来的技术生涯规划是十分重要的。
学习基本的设计知识，建议读一下台湾CIC的一些设计教材，很多都是经典的总结。
EDA技术的学习：对于IC设计者来说，EDA工具意义重大，透过EDA工具商的推介，能够了解到新的设计理念。
国内不少IC设计者，是单纯从EDA的角度被带入IC设计领域的，也有很多的设计者在没有接触到深亚微米工艺的时候，也是通过EDA厂家的推广培训建立基本概念。
同时，对一些高难度的设计，识别和选择工具也是十分重要的。
如果你希望有较高的设计水平，积累经验是一个必需的过程。
经验积累的效率是有可能提高的。
以下几点可以参考：1、学习借鉴一些经典设计，其中的许多细节是使你的设计成为产品时必需注意的。
有些可能是为了适应工艺参数的变化，有些可能是为了加速开关过程，有些可能是为了保证系统的稳定性等。
通过访真细细观察这些细节，既有收益，也会有乐趣。
项目组之间，尤其是项目组成员之间经常交流，可避免犯同样错误。
2、查文献资料是一个好方法。
同"老师傅"一同做项目积累经验也较快。
如果有机会参加一些有很好设计背景的人做的培训，最好是互动式的，也会有较好的收获。
3、当你初步完成一项设计的时侯，应当做几项检查：了解芯片生产厂的工艺, 器件模型参数的变化,并据此确定进行参数扫描仿真的范围。
了解所设计产品的实际使用环境，正确设置系统仿真的输入条件及负载模型。
严格执行设计规则和流程对减少设计错误也很有帮助。
4、另外，你需要知识的交流，要重视同前端或系统的交流，深刻理解设计的约束条件。
作为初学者，往往不太清楚系统，除了通过设计文档和会议交流来理解自己的设计任务规范，同系统和前端的沟通是IC设计必不可少的。
所谓设计技巧，都是在明了约束条件的基础上而言的，系统或前端的设计工程师，往往能够给初学者很多指导性的意见。
5、重视同后端和加工线的交流：IC设计的复杂度太高，除了借助EDA工具商的主动推介来建立概念之外，IC设计者还应该主动地同设计环节的上下游，如后端设计服务或加工服务的工程师，工艺工程师之间进行主动沟通和学习。
对于初学者来说，后端加工厂家往往能够为他们带来一些经典的基本理念，一些不能犯的错误等基本戒条。
一些好的后端服务公司，不仅能提供十分严格的Design Kit，还能够给出混合信号设计方面十分有益的指导，帮助初学者走好起步之路。
加工方面的知识，对于IC设计的"产品化"更是十分关键。
6、重视验证和测试，做一个"偏执狂"：IC设计的风险比板级电子设计来的更大，因此试验的机会十分宝贵，"偏执狂"的精神，对IC设计的成功来说十分关键。
除了依靠公司成熟的设计环境，Design Kit和体制的规范来保证成功之外，对验证的重视和深刻理解，是一个IC设计者能否经受压力和享受成功十分关键的部分。
由于流片的机会相对不多，因此找机会更多地参与和理解测试，对产品成功和失败的认真总结与分析，是一个IC设计者成长的必经之路。