EDA2实验8 数字秒表的设计

实验八数字秒表的设计
徐宇长1106025102
一、实验目的
（1）进一步熟悉和掌握Quartus II 软件的使用。

（2）进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的基本使用方法。

（3）学习VHDL程序中数据对象、数据类型、顺序语句和并行语句的综合使用。

二、实验内容
设计并调试好一个计时范围为0.01S~1h的数字秒表，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。

三、实验条件
（1）开发软件：Quartus II 9.0
（2）实验设备：GW48-CKEDA实验开发系统。

（3）拟用芯片：EPM7128S-PL84。

四、实验设计
（1）系统原理图
设计一个计时范围为0.01s~1h的数字秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/1000s的计时脉冲。

其次，除了对每一计时器需要设置清零信号输入外，还需要六个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。

因此数字秒表可由一个分频器、四个十进制计数器（1/100s、1/10s、1s、1min）以及两个六进制计数器（10s、10min）组成，如下图：
（2）VHDL源代码
----CNT6源代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT6 IS
PORT(CLK:IN STD_LOGIC;
CLR:IN STD_LOGIC;
ENA:IN STD_LOGIC;
CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO:OUT STD_LOGIC);
END ENTITY CNT6;
ARCHITECTURE ART OF CNT6 IS
SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK,CLR,ENA)IS
BEGIN
IF CLR='1' THEN CQI<="0000";
ELSIF CLK'EVENT AND CLK='1' THEN
IF ENA='1' THEN
IF CQI="0101" THEN CQI<="0000";
ELSE CQI<=CQI+'1';END IF;
END IF;
END IF;
END PROCESS;
PROCESS(CQI)IS
BEGIN
IF CQI="0000" THEN CO<='1';
ELSE CO<='0'; END IF;
END PROCESS;
CQ<=CQI;
END ARCHITECTURE ART;
----CNT10源代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CNT10 IS
PORT(CLK:IN STD_LOGIC;
CLR:IN STD_LOGIC;
ENA:IN STD_LOGIC;
CQ:OUT INTEGER RANGE 0 TO 15;
CO:OUT STD_LOGIC);
END ENTITY CNT10;
ARCHITECTURE ART OF CNT10 IS
SIGNAL CQI:INTEGER RANGE 0 TO 15;
BEGIN
PROCESS(CLK,CLR,ENA)IS
BEGIN
IF CLR='1'THEN CQI<=0;
ELSIF CLK'EVENT AND CLK='1'THEN
IF ENA='1' THEN
IF CQI<9 THEN CQI<=CQI+1;
ELSE CQI<=0; END IF;
END IF;
END IF;
END PROCESS;
PROCESS(CQI)IS
BEGIN
IF CQI=9 THEN CO<='1';
ELSE CO<='0';END IF;
END PROCESS;
CQ<=CQI;
END ARCHITECTURE ART;
-----CLKGEN源代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CLKGEN IS
PORT(CLK:IN STD_LOGIC;
NEWCLK:OUT STD_LOGIC);
END ENTITY CLKGEN;
ARCHITECTURE ART OF CLKGEN IS
SIGNAL CNT:INTEGER RANGE 0 TO 10#29999#;
BEGIN
PROCESS(CLK)IS
BEGIN
IF CLK'EVENT AND CLK='1'THEN
IF CNT=10#29999# THEN CNT<=0;
ELSE CNT<=CNT+1;
END IF;
END IF;
END PROCESS;
PROCESS(CNT)IS
BEGIN
IF CNT=10#29999# THEN NEWCLK<='1';
ELSE NEWCLK<='0';
END IF;
END PROCESS;
END ARCHITECTURE ART;
----TIMES顶层代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY TIMES IS
PORT(CLR:IN STD_LOGIC;
CLK:IN STD_LOGIC;
ENA:IN STD_LOGIC;
DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0));
END ENTITY TIMES;
ARCHITECTURE ART OF TIMES IS
COMPONENT CLKGEN IS
PORT(CLK:IN STD_LOGIC;
NEWCLK:OUT STD_LOGIC);
END COMPONENT CLKGEN;
COMPONENT CNT10 IS
PORT(CLK:IN STD_LOGIC;
CLR:IN STD_LOGIC;
ENA:IN STD_LOGIC;
CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO:OUT STD_LOGIC);
END COMPONENT CNT10;
COMPONENT CNT6 IS
PORT(CLK:IN STD_LOGIC;
CLR:IN STD_LOGIC;
ENA:IN STD_LOGIC;
CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO:OUT STD_LOGIC);
END COMPONENT CNT6;
SIGNAL S0:STD_LOGIC;
SIGNAL S1,S2,S3,S4,S5:STD_LOGIC;
BEGIN
U0:CLKGEN PORT MAP(CLK=>CLK,NEWCLK=>S0);
U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(3 DOWNTO 0),S1);
U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(7 DOWNTO 4),S2);
U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(11 DOWNTO 8),S3);
U4:CNT6 PORT MAP(S3,CLR,ENA,DOUT(15 DOWNTO 12),S4);
U5:CNT10 PORT MAP(S4,CLR,ENA,DOUT(19 DOWNTO 16),S5);
U6:CNT6 PORT MAP(S5,CLR,ENA,DOUT(23 DOWNTO 20));
END ARCHITECTURE ART;-
五、实验结果及总结
仿真结果
功能仿真
时序仿真
总结
从系统仿真的结果可以看出，程序的设计完全符合设计要求。

从系统时序仿真结果可以看出，从输入到输出有一定的延时，这是器件延时特性的反应。

在此期间也遇到了很多的困难，但都在老师同学的帮助下解决了问题并完成了实验，同时也学到了新的知识。

在仿真过程中出现调不出波形，但最后已解决，要注意参数的设置，才能调出结果。