数字电子技术FPGA实验
fpga 实验报告
fpga 实验报告FPGA实验报告引言：FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，广泛应用于数字电路设计和嵌入式系统开发中。
本实验报告旨在介绍FPGA的基本原理、应用领域以及实验过程和结果。
一、FPGA的基本原理FPGA由可编程逻辑单元（PLU）和可编程互连资源（ICR）组成。
PLU是FPGA 的核心，由逻辑门、寄存器和查找表等组成，通过编程可以实现不同的功能。
ICR用于连接PLU之间的信号线，实现不同模块之间的通信。
FPGA的可编程性使其具有灵活性和可重构性，适用于多种应用场景。
二、FPGA的应用领域1. 数字电路设计：FPGA可以实现各种数字电路，如逻辑门、加法器、乘法器等。
其可重构性使得电路设计师可以在硬件开发过程中进行快速迭代和调试，提高开发效率。
2. 通信系统：FPGA广泛应用于通信系统中的信号处理和协议转换等功能。
通过编程实现不同的通信协议，提高系统的兼容性和灵活性。
3. 图像处理：FPGA在图像处理领域有着广泛的应用。
通过并行计算的能力，可以实现实时图像处理和图像增强等功能，提高处理速度和效果。
4. 汽车电子：FPGA在汽车电子领域的应用越来越广泛。
例如，用于驾驶辅助系统、车载娱乐系统和车身控制等方面，提高汽车的安全性和性能。
三、实验过程和结果本次实验旨在设计一个简单的数字电路，并在FPGA上实现。
首先，我们使用HDL（Hardware Description Language）编写了一个4位二进制加法器的逻辑电路描述。
然后，使用FPGA开发工具将逻辑电路描述烧录到FPGA芯片中。
在实际操作中，我们按照实验指导书的步骤进行了硬件连线和编程配置。
通过FPGA开发工具提供的仿真功能，我们验证了逻辑电路的正确性。
在实际测试中，我们输入了两个4位的二进制数，并观察了输出结果。
实验结果表明，FPGA成功实现了4位二进制加法器的功能。
四、实验总结通过本次实验，我们深入了解了FPGA的基本原理和应用领域。
fpga实验报告
fpga实验报告FPGA实验报告引言随着科技的发展和计算机应用的广泛应用，人们对于计算机硬件的需求也越来越高。
在这个背景下，FPGA（Field Programmable Gate Array）作为一种可编程逻辑器件，被广泛应用于数字电路设计和嵌入式系统开发。
本篇文章将就FPGA的基本原理、实验设计和实验结果进行探讨。
一、FPGA的基本原理FPGA是一种可编程逻辑器件，它由一系列可编程逻辑单元（PLU）和可编程互连资源（PIM）组成。
PLU可以根据用户的需求进行编程，实现不同的逻辑功能。
PIM则用于连接不同的PLU，构成用户所需的电路结构。
FPGA的可编程性使得它能够根据不同的应用需求进行灵活的配置和重构，具有很高的可扩展性和适应性。
二、FPGA实验设计在FPGA实验设计中，我们通常需要进行电路设计、编程和仿真等步骤。
1. 电路设计FPGA实验中的电路设计是实验的核心环节。
我们需要根据实验要求，设计出符合要求的逻辑电路。
在设计过程中，我们可以使用硬件描述语言（HDL）如Verilog或VHDL来描述电路结构和功能。
通过对电路进行分析和优化，我们可以得到满足实验要求的电路设计。
2. 编程在电路设计完成后，我们需要将电路设计转化为FPGA可识别的编程文件。
这一步骤通常使用专门的软件工具来完成，如Xilinx ISE或Quartus II。
通过这些软件工具，我们可以将电路设计转化为FPGA可执行的bit文件。
3. 仿真在将编程文件下载到FPGA之前，我们通常需要进行仿真验证。
通过仿真，我们可以验证电路设计的正确性和性能。
仿真可以帮助我们发现潜在的问题和错误，从而提前解决，确保实验的顺利进行。
三、FPGA实验结果在实验过程中，我们通过将编程文件下载到FPGA上，使其实现我们设计的逻辑电路。
通过实验，我们可以获得电路的输出结果，并对其进行验证和分析。
1. 输出验证通过与设计预期结果进行比对，我们可以验证电路的输出是否符合预期。
FPGA实验报告
FPGA实验报告一、实验目的本次FPGA实验目的是通过使用FPGA开发板，了解FPGA的基本原理和应用，培养学生对数字电路设计的基本能力。
二、实验原理FPGA（Field-Programmable Gate Array）是一种可编程逻辑芯片，通过在芯片中加入多个查找表、可编程互连和触发器等基本模块，使得用户可以根据实际需求程序设计芯片的逻辑功能和互连关系。
FPGA的主要优点是能快速更新设计并且重配置灵活，而且速度快、功耗低。
本次实验我们使用的FPGA开发板是Xilinx Spartan-6系列，采用的开发环境是Xilinx ISE Design Suite。
三、实验内容1.实验用到的器件及端口我们使用的FPGA开发板上有多个输入输出端口，如LED灯、开关、按键等。
其中LED灯作为输出端口，开关和按键作为输入端口。
实验中，我们通过控制开关的状态，来控制LED灯的亮与灭。
2.设计电路我们的实验电路主要由一个FPGA芯片、多个LED灯、多个开关和按键等组成。
具体设计如下：（插入电路图）3.编写代码我们使用Verilog语言来描述逻辑电路的功能，并将其编写成代码。
代码示例如下：module led_controllerinput wire CLK,input wire [3:0] SWITCH,output reg [7:0] LEDcase(SWITCH)endcaseendendmodule4.烧录代码通过Xilinx ISE Design Suite的工具链，将上述代码综合、实现、生成比特文件。
然后通过JTAG接口将比特文件烧录到FPGA芯片中。
5.实验结果实验结果是通过观察LED灯的亮灭情况来验证代码的正确性。
根据开关的不同状态，LED灯的亮灭也不同。
四、实验总结通过本次实验，我们深入了解了FPGA的基本原理和应用，并且使用了Xilinx Spartan-6系列的开发板完成了LED控制的实验。
通过观察LED灯的亮灭情况，验证了我们编写的代码的正确性。
fpga数码管显示实验原理
fpga数码管显示实验原理FPGA（Field-Programmable Gate Array）数码管显示实验是一种利用FPGA进行数字数码管显示控制的实验。
FPGA是一种可编程逻辑器件，可实现数字逻辑电路的设计与实现。
本实验的原理是通过FPGA控制数码管的亮灭状态和显示的数字，以实现不同数字的显示。
整个实验可以分为数字信号生成、数码管扫描和数码管显示三个模块。
1.数字信号生成模块数字信号生成模块是实现FPGA输出驱动数码管的主要模块。
FPGA的管脚可以设置为输入或输出。
在本实验中，FPGA的输出管脚和数码管的输入管脚相连，通过FPGA控制输出信号，驱动数码管显示对应数字。
数字信号生成的步骤如下：（1）设置FPGA的输出管脚为输出模式（输出高电平或低电平）；（2）通过FPGA内部逻辑电路产生或处理需要显示的数字信号；（3）将处理好的数字信号传输到FPGA输出管脚；（4）输出管脚通过外部的连接线连接到数码管的输入管脚。
2.数码管扫描模块数码管扫描模块是为了能够显示多位数字，需要对数码管进行扫描操作。
扫描操作的原理是通过快速切换数码管的亮灭状态来实现显示多个数字的效果。
数码管通常由多个数字显示单元组成，每个数字显示单元对应一个输入管脚，FPGA的输出信号控制数码管上的不同数字显示单元。
数码管扫描的步骤如下：（1）设置FPGA的输出管脚为输出模式；（2）产生一个使得一些数码管显示的数字信号；（3）通过控制FPGA输出管脚的电平状态来选择需要显示的数码管；（4）不断循环上述步骤，可以实现多个数码管显示的效果。
3.数码管显示模块数码管显示模块是实现数码管上显示特定数字的部分。
在本实验中，常用的是共阳数码管和共阴数码管。
共阳数码管需要将管脚接上Vcc电源，通过地线控制输出高电平使得数码管亮起。
共阳数码管的原理是通过控制对应的输出管脚输出低电平，控制数码管上的七段LED显示不同的数字。
共阴数码管则需要将管脚接上地线，通过Vcc电源控制输出高电平使得数码管亮起。
FPGA实验报告5篇
FPGA实验报告5篇第一篇：FPGA实验报告FPGA实验报告专业：XXX 姓名：XXX 学号：XX一：实验目的1.熟悉Modelsim和Quartus II软件的运行环境和使用2.熟练使用Quartus II仿真软件生成网表。
3.熟悉FPGA前仿真和后仿真的整个流程。
二：实验内容编写counter计数器，在Quartus II仿真软件中生成网表，再在Modelsim中进行后仿真。
三: 实验步骤1.在Modelsim编写源程序（counter计数器及激励），编译源文件，确保程序的正确性，并进行前仿真，生成波形图如下：附：源程序如下：module counter(q,clk,reset);input clk,reset;output [3:0] q;reg [3:0] q;always @(posedge reset or negedge clk)if(reset)q <= 4'b0;elseq <= q + 1;endmodule module top;reg CLK,RESET;wire [3:0] Q;counter c1(Q,CLK,RESET);initialCLK=1'b0;always#1 CLK=~CLK;initial$monitor($time,“Q=%d”,Q);initialbeginRESET=1'b1;#5 RESET=1'b0;#180 RESET=1'b1;end endmodule 2.新建文件夹，将源程序counter.v放进去。
然后启动Quartus II仿真软件，生成网表。
1）.在【File】下拉菜单中选中New Project Wizard选项，出现对话框。
并指定工程工作目录、工程名称和顶层模块名，如图（a）所示。
2）.添加（Add）counter.v文件。
如图（b）所示。
3）.选择器件系列4）.指定其它ＥＤＡ工具，如图（ｄ）所示。
数字电子技术FPGA实验指导书资料
数字电子技术基础与FPGA实验指导书前言FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA 公司的FIEX系列等，本实验平台选用了ALTERA公司Cyclone II系列芯片FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。
用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。
掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。
FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。
当需要修改FPGA功能时，只需换一片EPROM 即可。
fpga课程设计报告彩灯实验
fpga课程设计报告彩灯实验一、课程目标知识目标：1. 学生能理解FPGA的基本原理和结构，掌握彩灯实验相关的硬件描述语言（HDL）基础；2. 学生能描述数字电路设计的基本流程，并运用FPGA设计简单的数字电路；3. 学生掌握彩灯实验的原理，能够解释彩灯显示背后的逻辑控制过程。
技能目标：4. 学生能够运用所学知识，设计并实现一个基于FPGA的彩灯控制电路；5. 学生通过实际操作，提高问题解决能力和实验操作技能，包括电路调试和故障排查；6. 学生能够利用FPGA设计软件进行电路设计和仿真，并完成硬件的实现和测试。
情感态度价值观目标：7. 学生通过实验探究，培养对电子工程领域的兴趣，增强创新意识和实践能力；8. 学生在小组合作中，提升团队协作能力和沟通技巧，理解集体智慧的重要性；9. 学生能够在实验过程中，形成良好的工程伦理观念，认识到技术对社会发展的积极影响和责任。
二、教学内容本课程教学内容围绕FPGA的原理与应用，结合彩灯实验项目，进行以下组织和安排：1. FPGA基础知识：- 数字电路设计基础；- FPGA原理与结构；- 硬件描述语言（HDL）入门。
2. 彩灯实验原理与设计：- 彩灯显示原理；- FPGA在彩灯控制中的应用；- 彩灯控制电路设计流程。
3. 教学大纲与进度安排：- 第一周：FPGA基本原理学习，了解硬件描述语言；- 第二周：数字电路设计基础，学习彩灯显示原理；- 第三周：彩灯控制电路设计，进行FPGA编程与仿真；- 第四周：电路调试与测试，优化设计方案。
4. 教材关联内容：- 教材第3章：“数字电路设计基础”；- 教材第4章：“FPGA原理与结构”；- 教材第5章：“硬件描述语言（HDL）应用”；- 教材第6章：“数字电路设计实例”。
5. 实践环节：- 彩灯控制电路设计实践；- FPGA编程与仿真；- 电路调试与故障排查。
三、教学方法针对FPGA课程设计报告彩灯实验，采用以下多样化的教学方法，以激发学生的学习兴趣和主动性：1. 讲授法：- 对FPGA基本原理、数字电路设计基础和硬件描述语言（HDL）等理论知识进行系统讲解，为学生奠定扎实的理论基础。
FPGA实验报告
FPGA实验报告一、实验目的本次实验的主要目的是了解和掌握FPGA的基本原理、主要特点和应用领域，以及学习使用HDL语言进行FPGA设计和开发。
二、实验器材和软件1.实验器材：FPGA开发板、计算机；2. 实验软件：Xilinx Vivado。
三、实验内容1.FPGA基础知识学习首先，我们学习了FPGA的基本原理和主要特点。
FPGA（Field Programmable Gate Arrays）即现场可编程门阵列，是一种可在现场进行编程和重新配置的集成电路。
与常规的固定功能集成电路相比，FPGA具有灵活性和可重构性的优势，因此在各种应用领域得到广泛应用。
2.VHDL语言学习在了解了FPGA基础知识后，我们开始学习使用HDL语言进行FPGA设计和开发。
HDL（Hardware Description Language）即硬件描述语言，是一种用于描述数字电路结构和行为的语言。
在本次实验中，我们主要学习了VHDL（VHSIC Hardware Description Language）语言的基础语法和常用结构，如组合逻辑和时序逻辑。
3.FPGA设计实验基于学习的FPGA和VHDL知识，我们进行了一系列的FPGA设计实验。
首先，我们设计了一个组合逻辑电路，实现了一个两输入AND门的功能。
然后，我们设计了一个时序逻辑电路，实现了一个简单的计数器，能够在每个时钟上升沿时进行计数。
四、实验结果与分析通过实验，我们成功地实现了一个两输入AND门和一个计数器电路。
经过仿真和综合，我们验证了设计的正确性和可行性。
从实验中，我们不仅掌握了FPGA的基本原理和主要特点，也学习了使用HDL语言进行FPGA设计和开发的基本方法。
通过自己动手实验，我们加深了对FPGA的理解，并提高了自己的实践操作能力。
五、实验总结通过本次实验，我们对FPGA的基本原理和主要特点有了更深入的了解，也掌握了使用HDL语言进行FPGA设计和开发的基本方法。
【实验】基于FPGA数字电路实验指导
【关键字】实验基于FPGA数字电路实验指导（修改稿）湖北科技学院计算机科学与技术学院编制工程技术研究院目录第一部分实验基础知识随着科学技术的发展，数字电子技术在各个科学领域中都得到了广泛的应用，它是一门实践性很强的技术基础课，在学习中不仅要掌握基本原理和基本方法，更重要的是学会灵活应用。
因此，需要配有一定数量的实验，才能掌握这门课程的基本内容，熟悉各单元电路的工作原理，各集成器件的逻辑功能和使用方法，从而有效地培养学生理论联系实际和解决实际问题的能力，树立科学的工作作风。
一.实验的基本过程实验的基本过程，应包括：确定实验内容、选定最佳的实验方法和实验线路、拟出较好的实验步骤、合理选择仪器设备和元器件、进行连接安装和调试、最后写出完整的实验报告。
在进行数字电路实验时，充分掌握和正确利用集成器件及其构成的数字电路独有的特点和规律，可以收到事半功倍的效果，对于完成每一个实验，应做好实验预习、实验记录和实验报告等环节。
（一）实验预习认真预习是做好实验的关键。
预习好坏，不仅关系到实验能否顺利进行，而且直接影响实验效果。
预习应按本教材的实验预习要求进行，在每次实验前首先要认真复习有关实验的基本原理，掌握有关器件使用方法，对如何着手实验做到心中有数，通过预习还应做好实验前的准备，写出一份预习报告，其内容包括：1.绘出设计好的实验电路图，该图应该是逻辑图和连线图的混合，既便于连接线，又反映电路原理，并在图上标出器件型号、使用的引脚号及元件数值，必要时还须用文字说明。
2.拟定实验方法和步骤。
3.拟好记录实验数据的表格和波形座标。
4.列出元器件单。
（二）实验记录实验记录是实验过程中获得的第一手资料。
尝试过程中所尝试的数据和波形必须和理论基本一致，所以记录必须清楚、合理、正确，若不正确，则要现场及时重复尝试，找出原因。
实验记录应包括如下内容：1.实验任务、名称及内容。
2.实验数据和波形以及实验中出现的现象，从记录中应能初步判断实验的正确性。
FPGA数电实验报告
F PG A数电实验报告(总9页) -CAL-FENGHAI.-(YICAI)-Company One1-CAL-本页仅作为文档封面，使用请直接删除实验报告课程名称：数字电子技术实验姓名：学号：专业：开课学期：指导教师：实验课安全知识须知1.须知1：规范着装。
为保证实验操作过程安全、避免实验过程中意外发生，学生禁止穿拖鞋进入实验室，女生尽量避免穿裙子参加实验。
2.须知2：实验前必须熟悉实验设备参数、掌握设备的技术性能以及操作规程。
3.须知3：实验时人体不可接触带电线路，接线或拆线都必须在切断电源的情况下进行。
4.须知4：学生独立完成接线或改接线路后必须经指导教师检查和允许，并使组内其他同学引起注意后方可接通电源。
实验中如设备发生故障，应立即切断电源，经查清问题和妥善处理故障后，才能继续进行实验。
5.须知5：接通电源前应先检查功率表及电流表的电流量程是否符合要求，有否短路回路存在，以免损坏仪表或电源。
特别提醒：实验过程中违反以上任一须知，需再次进行预习后方可再来参加实验；课程中违反三次及以上，直接重修。
实验报告撰写要求1.要求1：预习报告部分列出该次实验使用组件名称或者设备额定参数；绘制实验线路图，并注明仪表量程、电阻器阻值、电源端编号等。
绘制数据记录表格，并注明相关的实验环境参数与要求。
2.要求2：分析报告部分一方面参考思考题要求，对实验数据进行分析和整理，说明实验结果与理论是否符合；另一方面根据实测数据和在实验中观察和发现的问题，经过自己研究或分析讨论后写出的心得体会。
3.要求3：在数据处理中，曲线的绘制必须用坐标纸画出曲线，曲线要用曲线尺或曲线板连成光滑曲线，不在曲线上的点仍按实际数据标出其具体坐标。
4.要求4：本课程实验结束后，将各次的实验报告按要求装订，并在首页写上序号（实验课上签到表对应的序号）。
请班长按照序号排序，并在课程结束后按要求上交实验报告。
温馨提示：实验报告撰写过程中如遇预留空白不足，请在该页背面空白接续。
哈工大数字电子技术FPGA自主设计实验
乐曲演奏程序1.设计目标该程序设计了一种乐曲演奏程序，利用外接蜂鸣器可实现乐曲演奏。
2.程序设计原理乐谱左上角的数字表示，以四分音符为一拍，每小节四拍。
下面的数字表示每分钟该乐曲的拍数，由于该参数不影响输出乐曲的辨识，只是使得乐曲演奏速度发生快慢，我们将该值都设定为120。
因此可以得出每拍占时间为0.5s。
乐曲中最小拍数为0.25拍，因此，我们得到最小演奏时间为0.125s，对应的频率为8Hz。
音乐简谱谱的识别方法如下：（1）每个数字代表一个音符，未加任何标注的音符，演奏时间为1拍（2）数字上方或者下方的点表示音高，上方对应高音，下方对应低音。
（3）数字右下角的点表示延时半拍。
（4）数字后方的横线表示延时1拍。
（5）数字下方的横线表示该音符时间变为原来的一半3.设计思想不同的音符对应不同的振荡频率，因此我们可以控制某个输出脚按照乐谱在特定时长内输出特定频率，以达到乐曲演奏的目的。
整体系统框图如下：查找资料，不同音调对应频率关系如下：本设计采用如下程序设计由预置数决定的分频器：always@(posedge clk_6mhz)beginif(divider==A)begincarry<=1;divider<=B;endelsebegindivider<=divider+1;carry<=0;endend所得到的分频数为N=A+B-1。
为了便于计数，选择A=2^14-1=16383，考虑到二分频方波整形电路，因此4.设计内容与具体方案（1）歌谱如下（2）源程序module song(clk50m,speaker,high_7s,med_7s,low_7s);input clk50m;output reg speaker;output[6:0] high_7s;output[6:0] med_7s;output[6:0] low_7s;reg clk6mhz;reg clk_8hz;reg[13:0] divider,origin;reg carry;reg[7:0] counter;reg[3:0] high,med,low;reg[2:0] count8;reg[19:0] count20;always@(posedge clk50m)beginif(count8==7)begincount8<=0;clk_6mhz<=1;endelsebegincount8<=count8+1;clk_6mhz<=0;endendalways@(posedge clk_6mhz)beginif(count20==390625)//781250beginclk_8hz=~clk_8hz;count20<=0;endelsecount20<=count20+1;endalways@(posedge clk_6mhz)beginif(divider=16383)begincarry<=1;divider<=origin;endelsebegindivider<=divider+1;carry<=0;endendalways@(posedge carry)beginspeaker=~speaker;endalways@(posedge clk_8hz) begincase({high,med,low})'h001:origin<=4915;'h002:origin<=6168;'h003:origin<=7281;'h004:origin<=7792;'h005:origin<=8703;'h006:origin<=9565;'h007:origin<=10310;'h010:origin<=10647;'h020:origin<=11272;'h030:origin<=11831;'h040:origin<=12094;'h050:origin<=12556;'h060:origin<=12974;'h070:origin<=13346;'h100:origin<=13516;'h200:origin<=13829;'h300:origin<=14109;'h400:origin<=14235;'h500:origin<=14470;'h600:origin<=14678;'h700:origin<=14864;'h000:origin<=16383;endcaseendalways@(posedge clk_8hz) beginif(counter==127)counter<=0;elsecounter<=counter+1;case(counter)0:{high,med,low}<='h010; 1:{high,med,low}<='h010; 2:{high,med,low}<='h010; 3:{high,med,low}<='h010; 4:{high,med,low}<='h020; 5:{high,med,low}<='h020; 6:{high,med,low}<='h020; 7:{high,med,low}<='h020;8:{high,med,low}<='h030; 9:{high,med,low}<='h030; 10:{high,med,low}<='h030; 11:{high,med,low}<='h030;12:{high,med,low}<='h010; 13:{high,med,low}<='h010; 14:{high,med,low}<='h010; 15:{high,med,low}<='h010; //16:{high,med,low}<='h010; 17:{high,med,low}<='h010; 18:{high,med,low}<='h010; 19:{high,med,low}<='h010;20:{high,med,low}<='h020; 21:{high,med,low}<='h020; 22:{high,med,low}<='h020; 23:{high,med,low}<='h020;24:{high,med,low}<='h030; 25:{high,med,low}<='h030; 26:{high,med,low}<='h030; 27:{high,med,low}<='h030; 28:{high,med,low}<='h010; 29:{high,med,low}<='h010; 30:{high,med,low}<='h010; 31:{high,med,low}<='h010; //32:{high,med,low}<='h030; 33:{high,med,low}<='h030; 34:{high,med,low}<='h030; 35:{high,med,low}<='h030; 36:{high,med,low}<='h040; 37:{high,med,low}<='h040; 38:{high,med,low}<='h040; 39:{high,med,low}<='h040;40:{high,med,low}<='h050; 41:{high,med,low}<='h050; 42:{high,med,low}<='h050; 43:{high,med,low}<='h050;44:{high,med,low}<='h050; 45:{high,med,low}<='h050; 46:{high,med,low}<='h050; 47:{high,med,low}<='h050; //48:{high,med,low}<='h030; 49:{high,med,low}<='h030; 50:{high,med,low}<='h030; 51:{high,med,low}<='h030;52:{high,med,low}<='h040; 53:{high,med,low}<='h040; 54:{high,med,low}<='h040; 55:{high,med,low}<='h040;56:{high,med,low}<='h050; 57:{high,med,low}<='h050; 58:{high,med,low}<='h050; 59:{high,med,low}<='h050; 60:{high,med,low}<='h050; 61:{high,med,low}<='h050; 62:{high,med,low}<='h050; 63:{high,med,low}<='h050; //64:{high,med,low}<='h050; 65:{high,med,low}<='h050; 66:{high,med,low}<='h050; 67:{high,med,low}<='h060; 68:{high,med,low}<='h050; 69:{high,med,low}<='h050; 70:{high,med,low}<='h050; 71:{high,med,low}<='h040;72:{high,med,low}<='h030; 73:{high,med,low}<='h030; 74:{high,med,low}<='h030; 75:{high,med,low}<='h030; 76:{high,med,low}<='h010; 77:{high,med,low}<='h010; 78:{high,med,low}<='h010;//80:{high,med,low}<='h050; 81:{high,med,low}<='h050; 82:{high,med,low}<='h050; 83:{high,med,low}<='h060;84:{high,med,low}<='h050; 85:{high,med,low}<='h050; 86:{high,med,low}<='h050; 87:{high,med,low}<='h040;88:{high,med,low}<='h030; 89:{high,med,low}<='h030; 90:{high,med,low}<='h030; 91:{high,med,low}<='h030; 92:{high,med,low}<='h010; 93:{high,med,low}<='h010; 94:{high,med,low}<='h010; 95:{high,med,low}<='h010; //96:{high,med,low}<='h010; 97:{high,med,low}<='h010; 98:{high,med,low}<='h010; 99:{high,med,low}<='h010; 100:{high,med,low}<='h050; 101:{high,med,low}<='h050; 102:{high,med,low}<='h050; 103:{high,med,low}<='h050;104:{high,med,low}<='h010; 105:{high,med,low}<='h010; 106:{high,med,low}<='h010; 107:{high,med,low}<='h010; 108:{high,med,low}<='h010; 109:{high,med,low}<='h010; 110:{high,med,low}<='h010; 111:{high,med,low}<='h010; //112:{high,med,low}<='h010; 113:{high,med,low}<='h010;115:{high,med,low}<='h010;116:{high,med,low}<='h050; 117:{high,med,low}<='h050; 118:{high,med,low}<='h050; 119:{high,med,low}<='h050;120:{high,med,low}<='h010; 121:{high,med,low}<='h010; 122:{high,med,low}<='h010; 123:{high,med,low}<='h010; 124:{high,med,low}<='h010; 125:{high,med,low}<='h010; 126:{high,med,low}<='h010; 127:{high,med,low}<='h010;default:{high,med,low}<='h000; endcaseendled7s u1(high,high_7s);led7s u2(med,med_7s);led7s u3(low,low_7s); endmodule（3）引脚锁定（4）实验结果编译得到RTL图如下：。
fpga实验的流程
FPGA实验的流程包括以下步骤：
1. 方案论证、系统设计和FPGA芯片选择等准备工作。
2. 将设计的系统或电路硬件描述语言表示出来，输入至EDA工具中。
3. 将高级抽象层次的描述转换成较低层次的描述，即综合。
4. 综合后仿真，用于检查综合结果与原设计是否一致。
在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中，可估计门延时带来的影响。
5. 将从何生成的逻辑网表配置到具体的FPGA芯片上，实现过程是将逻辑网表配置到具体的FPGA芯片上，布局布线是其中关键步骤。
6. 时序仿真与验证，也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规。
时序仿真包含的延迟信息最准确，能较好地反映芯片的实际工作情况。
7. 板级仿真与验证，主要应用于高速电路设计中，对高速心态的信号完整性、电磁干扰等特性进行分析。
以上步骤仅供参考，具体操作可能会因实验需求和条件而有所不同。
在进行FPGA实验时，建议遵循相关的实验规范和安全操作规程，确保实验的顺利进行和结果的可靠性。
FPGA实验报告
西南科技大学实验报告课程名称： FPGA技术实验名称基于HDL十进制计数、显示系统设计姓名：学号:班级：指导教师：实验题目一、实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。
图2.1系统原理图2、模块端口信号说明设计任务表述：输入信号：clk_50m ---系统采样时钟clk -------待计数的时钟clr ---------异步清零信号，当clr=1，输出复位为0，当clr=0，正常计数ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作输出信号：q[6：0]---------驱动数码管，显示计数值的个位COM---------共阳级数码管公共端（接地，电路板原理图）3、以自顶向下的设计思路进行模块划分整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk,先通过消抖模块消抖后，再输出至后续使用。
图2.2系统模块划分和引脚连线图由以上分析可知本设计总共包括3个模块：1）十进制计数器（cnt10.v）模块。
2）驱动七段数码管的模块（led.v)。
3）由于实验板上按键需要进行消抖，所以需要一个消抖模块（debounce_module），待计数的时钟clk输入至计数器前，先通过消抖模块。
1）十进制计数器模块（cnt10.v）实验原理输入:CLK -------待计数的时钟CLR ---------异步清零信号，当CLR =1，输出复位为0，当CLR =0，正常计数ENA---------使能控制信号，当ENA=1，电路正常累加计数，否则电路不工作输出：SUM[3:0]---------- 计数值的个位。
即，在CLK上升沿检测到SUM=9时，SUM将被置0，开始新一轮的计数。
COUT ------------计数值的十位进位，即：只有在时钟CLK上升沿检测到SUM=9时，COUT将被置1，其余情况下COUT=0。
FPGA实验报告
实验1：状态机实验目的：学习FPGA设计软件教学基本要求：掌握软件流程，掌握状态机编程实验内容提要：设计一个状态机1. 你觉得上面这段代码中，q 到底在怎样变化？（实验1ppt14页）答：在上述代码中，q变化如下：首先判断复位信号 rst 是否为 0，如果是 0 则q复位为0；否则当时钟信号上升沿到来时，将d的值赋给q，再判断a的值，如果a为1，则将b赋值给次态q，如果a为其他值，则将现态q赋给次态q。
2. 本页中，q 到底在怎样变化？（实验1 ppt15页）答：如果异步复位信号rst为0，则q置0；rst不为0时，当时钟上升沿到来时，判断a的值，如果a=1，则将b的值赋给q的次态，如果a是其他值，则将q的现态赋给q 的次态，结束这个判断语句后，将d赋值给q。
3. 画出你理解的这个电路的原理图（ppt16页）4.Out1 out2 out3 out4有什么区别？out1的上升沿与下降沿和50MHz时钟的上升沿始终保持一致,周期变为50MHz时钟的6倍，实现周期扩展；out2的上升沿与clkin的上升沿保持一致，下降沿与out1的上升沿保持一致，可将clkin的数据记录下来以起数据使能作用；out3的上升沿恰好是out2的下降沿，比out2慢一拍，是更适合使用的前端使能；out4的上升沿与out3的下降沿保持一致，可以减少延迟。
2. 红绿灯实验中，该状态机最少几个触发器可以实现？该逻辑情况下红绿灯状态机最少只需8个触发器即可实现。
将3个计时计数触发器合并，并将溢出、使能触发器达成的功能改由计数数值在各状态下的交替变化，使用组合逻辑代替触发器，达成减少触发器使用的设计方案。
实验2 数字钟设计实验目的：掌握FPGA语言设计方法教学基本要求：学习基本的VHDL语言结构和设计实验内容提要：使用VHDL设计一个完整的数字钟实验问题回答：1.现在的时钟是秒时钟，实际系统的时钟是50MHz.那用50MHz的时钟的情况下，仿真1小时要多少时间？如何解决该问题？仿真一小时需要计数器计数3600次，计数脉冲由50MHz的时钟驱动。
数字电子电路 数电 实验报告 基于FPGA的跑马灯电路的设计
装……订……线基于FPGA的跑马灯电路的设计一、实验目的1、进一步熟悉MAXPLUS II、Multisim或QUARTUS II等电子开发工具的基本使用方法。
2、掌握使用移位寄存器、计数器、译码器等集成电路进行综合电路设计方法3、运用图解法设计跑马灯电路，并进行电路仿真。
二、实验内容实验题目：设计一个跑马灯电路。
要求输出8个LED灯从左到右逐个点亮，然后再从右到左逐个点亮，循环。
首先根据题目要求设计一下电路的实现方法，利用加法计数器（74LS161）和74LS138（3-8译码器）可实现8个LED灯从左到右逐个点亮的单向循环，实际电路如下图：而要完成实验的要求，需将计数器74161的输出信号变为000到111的加计数，再由111到000的减计数，然后循环。
实现实验题目的方法有两种：1、将计数器74LS161的输出端QA、QB、QC分别与QD异或，经过异或门输入到74LS138的A、B、C端，其数据符合题目的数据要求。
可以实现8个LED灯从左到右逐个点亮，然后再从右到左逐个点亮，循环。
但第1个灯和第8个灯显示的时间长度是其它灯的2倍。
Electronics Workbench 实验图12、使用可逆计数器74LS191来完成电路的计数部分，利用可逆计数器74LS191的加减计数控制端U/D′，U/D′输入低电平时计数器为加法计数器，U/D′输入高电平时计数器为减法计数器。
当计数器74LS191加计数到7（0111）时，通过与门取出信号，经过或门使D触发器输出由原来的低装……订……线电平反转为高电平，通过加减控制端U/D′，使计数器由加法计数变为减法计数。
当计数器74LS191减计数到0（0000）时，借位输出端产生信号，经过或门使D触发器输出由原来的高电平反转为低电平，通过加减控制端U/D′，使计数器由减法计数变为加法计数。
计数器输出信号为0000到0111的加计数，再由0111到0000的减计数，不断循环。
FPGA实验报告
实验报告课程名称： FPGA技术实验名称：用状态机实现序列检测器的设计姓名：学号:班级：指导教师：实验题目一、实验原理1、实验目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。
2、实验内容：应用有限状态机设计思路，检测输入的串行数据是否是“010000”，本次实验由顶层文件、串行检测、并行数据转串行、数码管显示四个模块组成。
图3.1整体模块方块图3、序列检测器的原理说明：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出A，否则输出b。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
例3-1描述的电路完成对特定的序列数"100101"的检测的部分HDL代码。
当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“b”。
4、系统共包括4个模块：4.1、并行数据转串行数据模块（xulie.v）1）、输入端口：clk-----系统时钟，由按键K2通过消抖模块后提供。
din6-----6bits输入数据，需在时钟控制下，串行输出。
reset----系统复位信号，当reset=1’b1时，系统输出复位，否则系统正常工作。
2）、输出端口：din----------1bit输出信号3）、操作要求及功能描述：1、异步复位，在时钟控制下，将并行输入数据din6[5:0]，按照din[5]，din[4]，din[3]，din[2]，din[1]，din[0]的顺序输出至串行检测模块的输入端口din。
2、根据设计要求，先画出并行数据转串行数据模块的状态转移图，在此基础上写出HDL代码。
3、比较实验指导书提供并行数据转串行数据模块（xulie.v）的参考代码，总结有限状态机的HDL4.2、串行检测模块（schk.v）1）、输入信号：DIN-----1bit的串行输入数据CLK-----同步输入时钟CLR ------异步清零信号，当CLR=1，系统输出置0，否则，系统正常工作2）、输出信号：AB--------4bits数据，如果系统检测到6’b100101的串行输入，AB=4’b1010，否则，AB=4’b1011。
FPGA实验报告_4
FPGA课程设计报告专业班级： 13电信1班学号： ************ 姓名：***指导老师：**实验日期：2015.11.27—2015.12.18文华学院信息学部多功能数字钟电路设计一、设计题目多功能数字钟电路的分层次设计7二、设计要求技术指标设计一个具有时、分、秒计时的电子钟电路，按24小时制计时。
三、设计分析在设计一个比较复杂的数字电路或系统时，通常采用自上而下和自下而上的设计方法。
在自上而下设计中，先定义顶层模块，然后再定义顶层模块中用到的子模块。
而在自下而上设计中，底层的各个子模块首先被确定下来，然后将这些子模块组合起来构成顶层模块。
将电路分为不同层次和多个模块分别进行设计，然后将这些模块组合起来实现电路逻辑功能，这种方法通常被称为分层次的电路设计。
工作原理：振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲。
秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照24进制规律计数。
计数器的输出送译码显示电路，即可显示出数码（时间）。
计时出现误差时可以用校时电路进行校时和校分。
仿电台报时和定时闹钟为扩展电路，只有在计时主题电路正常运行的情况下才能进行功能扩展。
虚线框内的部分用Verilog HDL进行描述，然后用FPGA/CPLD 实现，译码显示电路用中规模IC实现，振荡器由集成电路定时器555与RC电路组成1kHz的多谐振荡器。
四、设计步骤①多功能数字钟主体电路逻辑设计：采用自下而上的设计方法，首先定义数字钟下层的各个模块，再调用这些模块组合成顶层的数字钟电路。
1.模24计数器的Verilog HDL设计小时计数器的计数规律为00-01-…-09-10-11-…-22-23-00…，即在设计时要求小时计数器的个位和十位均按8421BCD码计数。
//文件名：counter24.v(BCD计数：0~23)module counter24(CntH,CntL,nCR,EN,CP);input CP,nCR,EN; //分别为计时脉冲CP、清0信号、nCR和使能信号EN output [3:0] CntH,CntL; //计时计数器的十位和个位输出信号reg [3:0] CntH,CntL; //输出为8421BCD码always @(posedge CP or negedge nCR)beginif(~nCR) {CntH,CntL}<=8'h00; //异步清零else if (~EN) {CntH,CntL}<={CntH,CntL}; //对使能信号无效的处理else if ((CntH>2)||(CntL>9)||((CntH==2)&&(CntL>=3))){CntH,CntL}<=8'h00; //对小时计数器出错的处理else if ((CntH==2)&&(CntL<3)) //进行20-23计数begin CntH<=CntH; CntL<=CntL+1'b1;endelse if (CntL==9) //小时十位级的计数begin CntH<=CntH+1'b1; CntL<=4'b0000;endelse //小时个位的计数begin CntH<=CntH; CntL<=CntL+1'b1;endendendmodule2.模60计数器的Verilog HDL设计分和秒计数器的计数规律为00-01-…-09-10-11-…-58-59-00…，可见个位计数器从0~9计数，是一个十进制计数器；十位计数器则从0~5计数，是一个六进制计数器。
FPGA课程设计实验报告
FPGA课程设计实验报告1. 引言本报告是针对FPGA课程设计实验的实验结果进行总结和分析。
该实验旨在通过设计一个FPGA应用电路，加深对FPGA的理论知识的理解，并提高对FPGA设计流程的掌握能力。
本实验采用Verilog硬件描述语言进行FPGA设计。
2. 实验目的本实验的主要目的有以下几点： - 通过设计一个FPGA应用电路，提高对FPGA的理论知识的理解。
- 熟悉FPGA设计流程，掌握使用Verilog语言进行FPGA设计的方法。
- 掌握FPGA设计的仿真、综合和下载的流程。
- 提高对FPGA设计中时序约束的理解和处理能力。
3. 实验环境和工具本实验的实验环境和工具如下： - FPGA开发板：Xilinx Spartan-6 - FPGA设计工具：Xilinx ISE Design Suite - 仿真工具：Xilinx ISIM4. 实验设计本实验设计了一个简单的FPGA应用电路，实现了一个4位计数器。
该计数器能够从0递增到15，然后重新从0开始计数。
计数器的递增频率可通过外部开关调节，同时采用七段数码管显示当前计数器的值。
4.1 电路结构实验设计的电路结构如下所示：电路结构图电路结构图该电路包含以下模块： - 时钟模块：用于提供递增计数器的时钟信号。
- 计数器模块：实现了一个4位计数器，并能够从0递增到15。
- 控制模块：用于控制外部开关的输入，并将结果输出到七段数码管的控制端口。
- 七段数码管模块：用于将计数器的值以七段数码管的形式显示出来。
4.2 Verilog代码根据电路结构图，我们编写了如下的Verilog代码：module counter(input wire clk,input wire reset,output wire [6:0] seg,output wire seg_en);reg [3:0] count;always @(posedge clk or posedge reset)beginif (reset)count <= 4'b0000;else if (count == 4'b1111)count <= 4'b0000;elsecount <= count + 1;endassign seg = count;assign seg_en = 1'b1;endmodule5. 实验过程5.1 仿真在进行实际FPGA设计之前，我们首先对设计的Verilog代码进行仿真，以验证其功能的正确性。
电子技术课程设计-FPGA 实验(含代码)
电子技术课程设计FPGA 实验实验一基本组合逻辑电路设计实验1.1 加法器设计一、实验目的：1、掌握加法器的设计原理工作原理和设计方法；2、理解逐次进位和超前进位加法器的原理。
二、实验原理表1.1 全加器真值表数A、加数B 以及低一位来的进位Cin，输出为本位的和S及向高一位的进位Co。
根据全加器功能，列出真值表，如表1.1 所示。
根据表1.1 可以得到：多比特的全加器可以通过一位全加器和逻辑门得到。
根据其结构可以分为逐次进位加法器和超前进位加法器（如图1.2 和图1.3 所示）。
逐次进位全加器直接由一位全加器级联得到，结构简单。
但是后一级的结果需要等待前一级的进位输出计算完成，多比特的加法器延时较长。
超前进位加法器可以缓解这个问题。
超前进位加法器是一种通过缩短进位信号的生成时间加快运算速度的电路。
这里采用进位产生函数和进位传递函数。
其中，P为进位传递函数，G为进位产生函数。
当G 为1 时，表示A 和B都为1，这时不管Cin 为何值都会产生进位信号，称为进位生成信号。
而当P 为1 时，意味着A 和B 中有一个为1，另一个为0，如果Cin 为1，则产生进位，否则没有进位，类似把Cin 的值传给了Co，因此称为进位传递函数。
依此类推得到各级的进位分别为：C0=G0+P0C-1C1=G1+P1G0+P1P0C-1C2=G2+P2G1+P2P1G0+P2P1P0C-1由式可以看出，每级的进位信号可以不需要等待之前一级的进位信号，而直接由各级的进位产生、进位传递、以及最低位进位输入计算得到，可以提高速度。
图1.1.1逐次进位加法器示意图图1.1.2超前进位加法器示意图三、实验任务1，实现四位逐次进位加法器的门级设计代码实现：图1.1.3四位逐次进位加法器的门级设计module adder(S,Co,A,B,Cin) 为一位全加器模块，采用门级描述， modulefour_digit_adder为四位加法器模块，依据逐次进位原理依次调用一位全加器模块，实现四位全加器。
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电子设计自动化（EDA）实训报告（电子技术基础_数字）班级：2014级通信一班学号：1467119117姓名：刘泽河指导教师：洪燕成绩：一、实训目的1、熟练应用QuartusII及EDA试验箱实现简单的数字系统设计。
2、巩固数字电子技术知识体系，提高对数字电子技术的认识。
二、实验原理计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
数码管驱动器的输入端是四位二进制信号(8421BCD码)，a、b、c、d、e、f、g是七段译码器的输出驱动信号，高电平有效。
可直接驱动共阴极七段数码管，使能端，起辅助控制作用。
74LS161是常用的四位二进制可预置的同步加法计数器，它可以灵活的运用在各种数字电路，以及单片机系统中实现分频器等很多重要的功能。
在试验中，时钟信号选取1KHz作为数码管的扫描频率，经过分频之后得到1s的频率作为加法计数器的时钟频率，得到值传递给数码管驱动器，驱动数码管显示（0—f）则完成。
三、实验设备与器件EDA实验箱,计算机。
四、实验内容实验的具体实施：开机，打开Quartus II9.1(64-Bit)，敲代码，画电路图，任务完成，关机。
底层文件:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jishuqi ISPORT(clk,clr:IN STD_LOGIC;oc:OUT STD_LOGIC);END jishuqi;ARCHITECTURE a OF jishuqi ISSIGNAL q,k,e:STD_LOGIC_VECTOR(3DOWNTO0);SIGNAL j1000:STD_LOGIC;BEGINp1:PROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THENIF(clr='0')THEN q<="0000";ELSIF q="1001"THENq<="0000";ELSEq<=q+1;END IF;END IF;END PROCESS p1;p2:PROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THENIF(clr='0')THEN k<="0000";ELSIF(q="1001")THENIF(k="1001")THENk<="0000";ELSEk<=k+1;END IF;END IF;END IF;END PROCESS p2;p3:PROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THENIF(clr='0')THEN e<="0000";ELSIF(q="1001"AND k="1001")THENIF(e="1001")THENe<="0000";ELSEe<=e+1;END IF;END IF;END IF;END PROCESS p3;p4:PROCESS(q,k)BEGINIF(q="1001"AND k="1001"AND e="1001")THENj1000<='1';ELSEj1000<='0';END IF;oc<=j1000;END PROCESS P4;END a;D1000计数器底层文件clk（时钟输入端）clr（使能端高电平有效）——————————————————————————————————————LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY shumaguanqudong ISPORT(QAA,QBB,QCC,QDD,clr:IN STD_LOGIC;a,b,c,d,e,f,g:OUT STD_LOGIC);END ENTITY shumaguanqudong;ARCHITECTURE one OF shumaguanqudong ISBEGINPROCESS(QAA,QBB,QCC,QDD)BEGINIF(clr='1')THENa<='0';b<='0';c<='0';d<='0';e<='0';f<='0';g<='0';ELSIF(QDD='0'AND QCC='0'AND QBB='0'AND QAA='0')THENa<='1';b<='1';c<='1';d<='1';e<='1';f<='1';g<='0';ELSIF(QDD='0'AND QCC='0'AND QBB='0'AND QAA='1')THENa<='0';b<='1';c<='1';d<='0';e<='0';f<='0';g<='0';ELSIF(QDD='0'AND QCC='0'AND QBB='1'AND QAA='0')THENa<='1';b<='1';c<='0';d<='1';e<='1';f<='0';g<='1';ELSIF(QDD='0'AND QCC='0'AND QBB='1'AND QAA='1')THENa<='1';b<='1';c<='1';d<='1';e<='0';f<='0';g<='1';ELSIF(QDD='0'AND QCC='1'AND QBB='0'AND QAA='0')THENa<='0';b<='1';c<='1';d<='0';e<='0';f<='1';g<='1';ELSIF(QDD='0'AND QCC='1'AND QBB='0'AND QAA='1')THENa<='1';b<='0';c<='1';d<='1';e<='0';f<='1';g<='1';ELSIF(QDD='0'AND QCC='1'AND QBB='1'AND QAA='0')THENa<='1';b<='0';c<='1';d<='1';e<='1';f<='1';g<='1';ELSIF(QDD='0'AND QCC='1'AND QBB='1'AND QAA='1')THENa<='1';b<='1';c<='1';d<='0';e<='0';f<='0';g<='0';ELSIF(QDD='1'AND QCC='0'AND QBB='0'AND QAA='0')THENa<='1';b<='1';c<='1';d<='1';e<='1';f<='1';g<='1';ELSIF(QDD='1'AND QCC='0'AND QBB='0'AND QAA='1')THENa<='1';b<='1';c<='1';d<='1';e<='0';f<='1';g<='1';ELSIF(QDD='1'AND QCC='0'AND QBB='1'AND QAA='0')THENa<='1';b<='1';c<='1';d<='0';e<='1';f<='1';g<='1';ELSIF(QDD='1'AND QCC='0'AND QBB='1'AND QAA='1')THENa<='0';b<='0';c<='1';d<='1';e<='1';f<='1';g<='1';ELSIF(QDD='1'AND QCC='1'AND QBB='0'AND QAA='0')THENa<='1';b<='0';c<='0';d<='1';e<='1';f<='1';g<='0';ELSIF(QDD='1'AND QCC='1'AND QBB='0'AND QAA='1')THENa<='0';b<='1';c<='1';d<='1';e<='1';f<='0';g<='1';ELSIF(QDD='1'AND QCC='1'AND QBB='1'AND QAA='0')THENa<='1';b<='0';c<='0';d<='1';e<='1';f<='1';g<='1';ELSEa<='1';b<='0';c<='0';d<='0';e<='1';f<='1';g<='1';END IF;END PROCESS;END ARCHITECTURE one;QAA_QDD(数据输入端)clr(使能端低电平有效)a_g(数据使出端)顶层文件管脚分配下载结果(波形仿真)内蒙古科技大学信息工程学院电子设计自动化五实验感想这次EDA课程设计历时两个星期，在整整两个星期的日子里，学的到很多很多的东西，同时不仅可以巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。