第2章 TMS320C54x的CPU结构和存储器配置
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第2讲 TMS320C54x的硬件结构
第3章 TMS320C54x的硬件结构
3.1 TMS320C54x的内部结构和主要特性
3.1.2 TMS320C54x的主要特性
2.存储器 16位192K字的可寻址存储空间（64K字的程序存储空间、 64K字的数据存储空间和64K字的I/O空间），此外， C549、VC5402、VC5409、VC5410和VC5416等带有扩展 程序存储器，程序存储空间最大可扩展至8M字。 片内ROM，可配置为程序存储器和数据存储器。
TMS320C54x（简称C54x）系列DSP是TI公司推出的低功 耗、高性能的16位定点数字信号处理器，具有很好的操作 灵活性和很高的运行速度。由于TMS320C54x使用CPU的 并行运行、特殊硬件逻辑、特定的指令系统和多总线技术 等来提高运算速度，并使用高级的IC硬件设计技术来提高 处理器工作速度及降低功耗，使其具有功耗小、高度并行 等优点，可以满足众多领域实时处理的要求。 本章详细介绍TMS320C54x的硬件结构，主要包括总线结 构、中央处理单元、存储器、片内外设、复位电路、中断 和流水线、引脚功能。
3.1.1 TMS320C54x的内部结构
TMS320C54x内部结构基本上可以分为3大部分：
CPU：包括算术逻辑运算单元、乘法器、累加器、移位寄存 器、各种专用用途的寄存器、地址生成器及内部总线。 片内存储器系统：包括片内的程序ROM、片内单访问的数据 RAM和双访问的数据RAM、外部存储器接口。 片内外设与专用硬件电路：包括片内定时器、各种类型的串 口、主机接口、片内锁相环（PLL）时钟发生器及各种控制 电路。 此外，在DSP处理器中还包含有仿真功能及其IEEE 1149.1标 6 准接口（JTAG），用于处理器开发应用时的仿真。
第2章TMS320C54x的硬件结构
4. 在片外围电路 ① 具有软件可编程等待状态发生器 ② 设有可编程分区转换逻辑电路 ③ 有片内锁相环（PLL）发生器 ④ 支持全双工操作的串行口，可进行8位或16位 串行通信 ⑤ 带4位预定标器的16位可编程定时器 ⑥ 设有与主机通信的并行接口（HPI） ⑦ 具有外部总线判断控制，以断开外部总线信号 ⑧ 数据总线具有总线保持器特性
② 时钟引脚
’C5402的时钟发生器由内部振荡器和锁相环 PLL构成，引脚功能如表2.2.1所示
③ 控制引脚 控制引脚用来产生和接收外部器件的各种信号， 引脚功能如表2.2.2所示。
④ 地址和数据引脚
’C5402芯片共有20个地址引脚，可寻址1兆字的外部程 序空间、64K字外部数据空间和64K字的片外I/O空间 在保持方式或EMU1/OFF为低电平时，A15~A0呈高阻状 态。A19~A16用于扩展程序存储器寻址。 ’C5402芯片共有16条数据引脚，用于在处理器、外部 数据存储器、程序存储器和I/O器件之间进行16为数据并 行传输。 在下列情况下，D15~D0将呈现高阻状态 当没有输出时； 当RS有效时； 当HOLD有效时； 当EMU1/OFF为低电平时。
第2章
TMS320C54x的硬件结构
知识要点： 引脚功能、内外部总线结构、CPU结构、 内部存储器结构、片内外设电路、系统控 制等。
2.1 C54x的基本结构
TMS320C54x是TI公司为实现低功耗、高 速实时信号处理而专门设计的16 位定点数 字信号处理器，采用改进的哈佛结构，具 有高度的操作灵活性和运行速度，适应于 远程通信等实时嵌入式应用的需要。
表2.3.1列出了各种寻址方式所用到的总线情况。
2.4 C54x的中央处理器
中央处理器CPU是DSP器件的核心部件，它的性 能直接关系到DSP器件的性能。 ’C54x的CPU采用 了流水线指令执行结构和相应的并行结构设计，使 其能在一个指令周期内，高速地完成多项算术运算。 CPU基本组成如下： · 40位算术逻辑运算单元(ALU) · 2个40位累加器(ACCA、ACCB) · 1个支持16~31位移位的桶形移位寄存器 · 乘法器-加法器单元(MAC) · 比较、选择和存储单元（CSSU) · 指数编码器 · CPU状态和控制寄存器
TMS320C54x硬件系统结构
OVLY位：RAM重复占位位； ＝0，则片内RAM只安排到数据存储空间； ＝1，则片内RAM可安排到程序和数据空间，这 时，RAM是程序和数据共用，在具体编程使用 时，用户要安排好用于程序存储和用于数据存 储的范围，以免出现错误。 DROM位：数据ROM位，可让片内ROM映象到 数据空间； ＝0，片内ROM不能映象到数据空间； ＝1，片内ROM的一部分可映象到数据空间
§2.4 片上外设
所有的C54x的CPU结构及功能完全相同， 但片上外设配置多少有所不同。完整的片 上外设包括：I/O、定时器、时钟发生器、 主机接口、软件可编程等待状态发生器、 可编程分区开关、串行通信接口等。
通用I/O C54x只有两个软件控制的通用I/O引脚： /BIO、XF。 /BIO：分支转移控制输入端口。主要用于监 控外围设备的运行状态。 XF：外部标志输出端口。主要用于程序向外 设传输标志信息。
2、片内ROM高2K字中的内容由TI公司定义， 包含下列内容： ① 自举加载程序； ② 256字A律压扩表； ③ 256字μ律压扩表； ④ 256字正弦函数值查找表； ⑤ 中断向量表。
3、为了提高性能，可以把片内ROM和RAM 细分成若干块。 4、数据存储器的低96个字一般都是为CPU寄 存器或外围电路寄存器（也就是一些控制 寄存器和状态寄存器）。 5、I/O存储空间（0000～ffffh），可用两条 指令访问：PORTR，PORTW。
SXM：符号扩展方式控制位。＝1，扩展；＝0， 禁止扩展。 C16：双精度/双16位算术运算方式控制位。＝1， 双16位；＝0，双精度。 FRCT：小数方式控制位。=1为小数运算，即乘 法时结果会自动左移1位。 CMPT：间接寻址辅助寄存器修正方式控制位。 ＝1，修正；＝0，ARP清零，不能修正。 ASM：累加器移位方式控制位，范围－16～15。
DSP 第二章 TMS320C54x硬件结构与工作原理—CPU
什么是双16位算术运
算
2013年8月11日 DSP技术与应用基础
输 出 为 40 位 ， 被 送 往 累加器A 或B
9
2013年8月11日
DSP技术与应用基础
10
ALU的输入：ALU有两个输入端，X输入端的数据来源于 移位寄存器的输出（32位或16位数据存储器操作数以及累加 器中的数值，经移位寄存器移位后输出）或来自数据总线DB 的数据存储器操作数。 Y输入端的数据来源于累加器A中的数据，或累加器B中 的数据，或来自数据总线CB的数据存储器操作数，或来自T寄 存器中的数据。
2013年8月11日
DSP技术与应用基础
28
要 点
结构 功能 什么是舍入处理 数据流向
2013年8月11日
DSP技术与应用基础
29
要 点
结构 功能 什么是舍入处理 数据流向
输入端 XM来自T寄存 器、累加器A的位 32~16、以及DB总线； 输入端YM来自累加器 A的位32~16、由DB总 线和CB总线以及由PB 总线。 输出加到加法器的输入 端XA，累加器A或B则 是加法器的另一个输入。 最后结果送往目的累加 器A或B。
6 7
ST0 ST1
要 点
1D
PMST
ST0和ST1中包含有各种工作条件和工 作方式的状态；PMST中包含存储器的 设置状态及其它控制信息
2013年8月11日 DSP技术与应用基础
ห้องสมุดไป่ตู้
O页存储器
36
（1）状态寄存器0（ST0）
15～ 13
ARP
12
TC
11
C
10
9
8～ 0
DP
算
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输 出 为 40 位 ， 被 送 往 累加器A 或B
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ALU的输入：ALU有两个输入端，X输入端的数据来源于 移位寄存器的输出（32位或16位数据存储器操作数以及累加 器中的数值，经移位寄存器移位后输出）或来自数据总线DB 的数据存储器操作数。 Y输入端的数据来源于累加器A中的数据，或累加器B中 的数据，或来自数据总线CB的数据存储器操作数，或来自T寄 存器中的数据。
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要 点
结构 功能 什么是舍入处理 数据流向
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要 点
结构 功能 什么是舍入处理 数据流向
输入端 XM来自T寄存 器、累加器A的位 32~16、以及DB总线； 输入端YM来自累加器 A的位32~16、由DB总 线和CB总线以及由PB 总线。 输出加到加法器的输入 端XA，累加器A或B则 是加法器的另一个输入。 最后结果送往目的累加 器A或B。
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ST0 ST1
要 点
1D
PMST
ST0和ST1中包含有各种工作条件和工 作方式的状态；PMST中包含存储器的 设置状态及其它控制信息
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ห้องสมุดไป่ตู้
O页存储器
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（1）状态寄存器0（ST0）
15～ 13
ARP
12
TC
11
C
10
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8～ 0
DP
第2章 TMS320C54xx硬件系统
★程序存储器空间包括程序指令和程序
中所需的常数表格；数据存储器空间 用于存储需要程序处理的数据或程序 处理后的结果；I/O空间用于与存储器 映像外围设备相连接，也可以作为附 加的数据存储空间使用。
★ 所 有 的 C54x 片 内 都 有 随 机 存 储 器
(RAM)和只读存储器(ROM)。RAM有 两种：单寻址RAM(SARAM)和双寻址 RAM(DARAM) 。 用 户 可 以 配 置 DARAM和SARAM为数据存储器或程 序/数据存储器。 ★ C54x DSP体系结构的并行特性和片 内RAM的双访问功能，允许在任何一 个给定的指令周期内同时执行4次存储 器操作：1次取指、读2个操作数和写1 个操作数。
(1)程序总线（PB）传送从程序存储器来 的指令代码和立即数。 (2)三组数据总线（CB，DB和EB）连接 各种元器件，如CPU、数据地址产生 逻辑、程序地址产生逻辑，片内外设 和数据存储器。 CB和DB总线传送从数据存储器读出 的操作数。EB总线传送写入到存储器 中的数据。 (3)四组地址总线（PAB，CAB，DAB和 EAB）传送执行指令所需要的地址。
40
40
累加器A
累加器B
17×17位并 行乘法器， 与40位专用 加法器相连, 可用于进行 非流水线的 单周期乘法累加运算。
PB15-PB0
T T D A P A D C
17
Ctr符号位 17 XM 乘法器（17×17）
Ctr符号位 17 YM 0 A Fract/int B 多路开关
FRCT
XA
数据空间 存储器映象 寄存器 暂存器SPRAM 片内DRAM： 16K
3 FFFH 4000H
3 FFFH 4000H EFFFH F000H FEFFH FF00H
第2章 TMS320C54x硬件结构及原理
EXP
ST NORM
A
T,EXPONET A
;(冗余符号位-8)-T寄存器
;指数值保存到数据存储器中 ;累加器值按T中值移位（归一化）
六、比较选择和存储单元（CSSU）
七、CPU的状态和控制寄存器
ST0：
15~13 ARP 12 TC 11 C 10 OVA 9 OVB 8~0 DP
ST1：
15 BRAF 14 CPL 13 XF 12 HM 11 INTM 10 0 9 OVM 8 SXM 7 C16 6 5 4~0 ASM FRCT CMPT
外部 片内ROM 16K 保留 中断字 （片内ROM） MP/MC\=0 OVLY=1
外部 FF7F FF80 FFFF
中断字 （外部） MP/MC\=1 OVLY=0
中断字 （外部） MP/MC\=1 OVLY=1
TMS320C5416程序存储器（第0~127页）结构图
010000h 外部 017FFFh 018000h 027FFFh 028000h 020000h 外部 037FFFh 038000h 030000h 外部 047FFFh 048000h 外部 04FFFFh 第4页 XPC=4 7FFFFFh 第127页 XPC=127 040000h 外部 ... 7F7FFFh 7F8000h 外部 7F0000h 外部
第2章 TMS320C54x的硬件结构及原理
2.1 芯片内部结构及特点 2.2 TMS320C54x的内部总线结构 2.3 TMS320C54x的CPU结构
2.4 TMS320C54x的存储器结构
2.5 复位操作及省电方式
2.6 中断系统
2.7 流水线 2.8 引脚及其功能
2.1 芯片内部结构ARAM只能映射到数据空间
ST NORM
A
T,EXPONET A
;(冗余符号位-8)-T寄存器
;指数值保存到数据存储器中 ;累加器值按T中值移位（归一化）
六、比较选择和存储单元（CSSU）
七、CPU的状态和控制寄存器
ST0：
15~13 ARP 12 TC 11 C 10 OVA 9 OVB 8~0 DP
ST1：
15 BRAF 14 CPL 13 XF 12 HM 11 INTM 10 0 9 OVM 8 SXM 7 C16 6 5 4~0 ASM FRCT CMPT
外部 片内ROM 16K 保留 中断字 （片内ROM） MP/MC\=0 OVLY=1
外部 FF7F FF80 FFFF
中断字 （外部） MP/MC\=1 OVLY=0
中断字 （外部） MP/MC\=1 OVLY=1
TMS320C5416程序存储器（第0~127页）结构图
010000h 外部 017FFFh 018000h 027FFFh 028000h 020000h 外部 037FFFh 038000h 030000h 外部 047FFFh 048000h 外部 04FFFFh 第4页 XPC=4 7FFFFFh 第127页 XPC=127 040000h 外部 ... 7F7FFFh 7F8000h 外部 7F0000h 外部
第2章 TMS320C54x的硬件结构及原理
2.1 芯片内部结构及特点 2.2 TMS320C54x的内部总线结构 2.3 TMS320C54x的CPU结构
2.4 TMS320C54x的存储器结构
2.5 复位操作及省电方式
2.6 中断系统
2.7 流水线 2.8 引脚及其功能
2.1 芯片内部结构ARAM只能映射到数据空间
DSP-TMS320C54X的硬件结构-课件
2.1.2 C54X主要特性和外部引脚
⑸ 串行口引脚 C5402器件有两个McBSP串行口，共有12个外部引脚。
2.1.2 C54X主要特性和外部引脚
⑹ 主机接口HPI引脚 C5402的HPI接口是一个8位并行口，用来与主设备或 主处理器接口，实现DSP与主设备或主处理器间的通信。 ：8位双向并行数据线； ：片选信号，作为HPI的使能端； ：地址选通信号； 、 ：数据选通信号，由主机控制HPI数据传输； HBIL：字节识别信号，用来判断主机送来的数据是第1 字节还是第2字节。
2.2.1 算术逻辑运算单元ALU
② 若OVM=1，则对ALU的运行结果进行调整。 ■ 当正向溢出时，将32位最大正数00 7FFFFFFFH 装入累加器； ■ 当负向溢出时，将32位最小负数FF 80000000H 装入累加器。 ③状态寄存器ST0中与目标累加器相关的溢出标志OVA或 OVB被置1。 3．进位位C ALU有一个与运算结果有关的进位位C，位于ST0的11位。 进位位C受大多数ALU操作指令的影响，包括算术操作、循 环操作和移位操作。
2.2.1 算术逻辑运算单元ALU
(4) ALU的输出 ALU的输出为40位运算结果，通常被送至累加器A或B。 2．溢出处理 ALU的饱和逻辑可以对运算结果进行溢出处理。当发生溢出 时，将运算结果调整为最大正数（正向溢出）或最小负数 （负向溢出）。 当运算结果发生溢出时： ① 若OVM=0，则对ALU的运算结果不作任何调整，直接送入 累加器；
2.1.3 C54X的内部总线结构
2.2 C54X的中央处理器CPU
CPU是DSP器件的核心部件，它的性能直接关系到DSP器件的性 能。C54X的CPU采用了流水线指令执行结构和相应的并行结构设 计，使其能在一个指令周期内，高速地完成多项算术运算。 CPU包括下列基本部件： ① 40位算术逻辑运算单元ALU； ② 2个40位的累加器A和B； ③ 支持-16~31位移位范围的桶形移位寄存器； ④ 能完成乘法-加法运算的乘法累加器MAC； ⑤ 16位暂存寄存器T；
第2章 TMS320C54x的硬件结构及原理_201109014
②若输入的16位操作数装在ALU的16～31位时，则
当SXM=0时，39~32位和15~0位用0填充；
当SXM=1时，39~32位扩展为符号位，15~0位置0。 (2) ALU的输出
ALU的输出为40位运算结果，通常被送至累加器A或B。
第2章 TMS320C54x的硬件结构及原理
(3) 与算术逻辑运算单元ALU有关的标志位、控制位 反映ALU当前运算结果状态的有4个标志位(ST0内)： 进位位C——ST0（D11） 测试位TC——ST0（D12） 溢出标志位OVA——ST0（D10） 溢出标志位OVB ——ST0（D9）
第2章 TMS320C54x的硬件结构及原理 ALU的功能框图
CB15~CB0
16
C B
T A
DB15~DB0
16
D S
40
40
SXM
MUX 符号ctr Y
MUX 符号ctr X
桶形移位 器输出
SXM OVM C16 C OVA/OVB ZA/ZB TC
A
B
40
MUX
A B M U
40
ALU 40
第2章 TMS320C54x的硬件结构及原理
2.1 芯片内部结构及特点 ⑥灵活寻址方式与适于信号处理的指令系统 各种操作类型的指令 硬件重复机制 位倒序寻址方式 循环寻址方式 ⑦ 低功耗工作
节电模式─IDLEl、IDLE2和IDLE3 1.8V内核供电（VC5402）和3.3VI/O口 供电(参照P328－P333设计电源电路)
• （3）电源、时钟与封装
TMS320VC5402芯片的结构及技术性能
型号 频率 MHz 100 MIPS 指令周期 （ns） 寻址空间 程序 数据 （16位） （16位） 64K/8M 64K DMA 通道数 6 Chan Int 片内存储器 RAM ROM (16位) （16位） 16K 4K
第2章 TMS320C54x的硬件结构37
块重复起始地址寄存器存器REA
4
第2章 TMS320C54x的硬件结构
2.7.1 程序地址的产生 2．程序计数器PC 加载方法： ● 当进行复位操作时，将地址FF80H加载PC； ● 当程序是顺序执行时，则PC被增量加载，即PC=PC+1； ● 当分支转移发生时，用紧跟在分支转移指后面的16位立即数加载PC； ● 当执行块重复指令时，若PC+1等于块重复结束地址REA+1，则将块重复起始 地址RSA加载PC；
5
第2章 TMS320C54x的硬件结构
2.7 ’C54x的系统控制 ’C54x芯片的系统控制： 程序计数器PC 硬件堆栈 PC相关的硬件 外部复位信号 中断 状态寄存器 循环计数器
2
第2章 TMS320C54x的硬件结构
2.7 ’C54x的系统控制 2.7.1 程序地址的产生 ’C54x的程序存储器用来存放应用程序的代码、系数表和立即数。 CPU取指操作时： 首先，由程序地址生成器(PAGEN)产生地址； 然后，将地址加载到程序地址总线PAB； 最后，PAB寻址存放程序存储器中的指令、系数表和立即数。
3
第2章 TMS320C54x的硬件结构
2.7.1 程序地址的产生 1．程序存储器地址生成器PAGEN PAGEN的组成： 程序计数器PC 重复计数器RC 块重复计数器BRC
PAGEN的组成框图
程序地址生成器PAGEN
程序计数器PC
重复操作寄存器
重复计数器RC 块重复计数器 BRC 1AH 块重复起始地址 存储器 1BH 寄存器RSA 映像寄存器
第2章 TMS320C54x数字信号处理器硬件结构.ppt
对数据ROM的单操作数寻址，包括32位长字操作数寻址， 单个周期就可完成。而在双操作数寻址时，如果操作数驻留在 同一块内，则要2个周期；若操作数驻留在不同块内，则只需一 个周期就可以了。
19
2．片内RAM的组织 为了提高处理器的性能，片内RAM也可细分成若干块。分
块组织可以让用户在同一个周期内从同一块DARAM中取出两 个操作数，并将数据写入到另一块DARAM中。
(1) 自举加载程序。 从串行口、外部存储器、I/O端口或者主机接口自举加载。 (2) 256Bμ律扩展表。 (3) 256B A律扩展表。 (4) 256B正弦函数值查找表。 (5) 中断向量表。
16
TMS320C54x片内高2K字地址ROM的分块图
17
三、数据存储器
TMS320C54x的数据存储器的容量最多可64K字。除了单寻 址和双寻址RAM(SARAM和DARAM)外，TMS320C54x还可以通 过软件将片内ROM映像为数据存储空间。
10
TMS320C54x存储器映射图
11
二、程序存储器
1. 程序存储空间的配置
MP/MC控制位用来决定程序存储空间是否使用内部存储器
结果：
片内ROM不能使能
从外部存储器0FF80H 起执行用户程序
结果：
片内ROM被使能
从片内ROM的0FF80H 起执行用户程序
12
OVLY控制位用来决定程序存储空间是否使用内部RAM
13
2. 程序存储空间的分页扩展
程序空间大小随地址线不同而不同，地址线的数目有 16个、20个、23个，相应的程序空间分别为64K、1M、 8M。扩展部分放在XPC（扩展程序计数器）中，未扩展 部分用PC（程序计数器）寄存器保存。
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2．片内RAM的组织 为了提高处理器的性能，片内RAM也可细分成若干块。分
块组织可以让用户在同一个周期内从同一块DARAM中取出两 个操作数，并将数据写入到另一块DARAM中。
(1) 自举加载程序。 从串行口、外部存储器、I/O端口或者主机接口自举加载。 (2) 256Bμ律扩展表。 (3) 256B A律扩展表。 (4) 256B正弦函数值查找表。 (5) 中断向量表。
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TMS320C54x片内高2K字地址ROM的分块图
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三、数据存储器
TMS320C54x的数据存储器的容量最多可64K字。除了单寻 址和双寻址RAM(SARAM和DARAM)外，TMS320C54x还可以通 过软件将片内ROM映像为数据存储空间。
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TMS320C54x存储器映射图
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二、程序存储器
1. 程序存储空间的配置
MP/MC控制位用来决定程序存储空间是否使用内部存储器
结果：
片内ROM不能使能
从外部存储器0FF80H 起执行用户程序
结果：
片内ROM被使能
从片内ROM的0FF80H 起执行用户程序
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OVLY控制位用来决定程序存储空间是否使用内部RAM
13
2. 程序存储空间的分页扩展
程序空间大小随地址线不同而不同，地址线的数目有 16个、20个、23个，相应的程序空间分别为64K、1M、 8M。扩展部分放在XPC（扩展程序计数器）中，未扩展 部分用PC（程序计数器）寄存器保存。
第2章TMS320C54x数字信号处理器硬件结构
程序空间：页0
0000H
007FH 0080H
3 FFFH 4000H
保留（OVLY=1） 外部（OVLY=0）
片内DRAM： 16K
（OVLY=1） 外部（OVLY=0）
片外
FF7FH FF80H
FFFFH
中断矢量 （ 外部）
MP/ MC=1 （微处理器模式）
程序空间：页0
数据空间
0000H
007FH 0080H
名称 REA PMST XPC TIM PRD TCR SWWSR BSCR SWCR HPIC TIM1 PRD1 TCR1 GPIOCR GPIOSR
地址 1CH 1DH 1EH 24H 25H 26H 28H 29H 2BH 2CH 30H 31H 32H 3CH 3DH
说明 块重复终止地址寄存器 处理器方式状态寄存器 扩展程序计数器 定时器0寄存器 定时器0周期寄存器 定时器0控制寄存器 软件等待状态寄存器 分区转换控制寄存器 软件等待状态控制寄存器 主机接口控制寄存器 定时器1寄存器 定时器1周期寄存器 定时器1控制寄存器 通用I/O控制寄存器，控制主机接口和TOUTl 通用I/O状态寄存器，主机接口作通用I/O时有用
图2-5 桶形移位器的功能框图
3．乘法器/加法器单元
C54x CPU有一个1717位的硬件乘法器，与40位 的专用加法器相连，可以在单周期内完成一次乘 法累加运算。其功能框图如图2-6所示。乘法器的 输出经小数/整数乘法（FRCT）输入控制后加到 加法器的一个输入端，加法器的另一个输入端来 自累加器A或B。
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2.3 TMS320C54x的存储器分配
2.3.1 存储器空间 2.3.2 程序存储器 2.3.3 数据存储器 2.3.4 I/O存储器
TMS320C54X系列CUP和外设
TMS320C54x DSP CPU与外设第一章综述1 总线结构C54x包括8条16比特宽度的总线，其中：●一条程序总线（PB）●三条数据总线（CB、DB、EB）●四条地址总线（PAB、CAB、DAB、EAB）2CPUC54x的CPU结构包括：●40比特的ALU，其输入来自16比特立即数、16比特来自数据存储器的数据、暂时存储器、T中的16比特数、数据存储器中两个16比特字、数据存储器中32比特字、累加器中40比特字。
●2个40比特的累加器，分为三个部分，保护位（39－32比特）、高位字（31－16比特）、低位字（15－0比特）。
●桶型移位器，可产生0到31比特的左移或0到16比特的右移。
●17×17比特的乘法器●40比特的加法器●比较选择和存储单元CSSU●数据地址产生器DAGEN●程序地址产生器PAGEN3设C54x包括：通用I/O引脚，XF和定时器●定时器●PLL时钟产生器●HPI口，8比特或16比特●同步串口●带缓存串口，BSP●多路带缓存串口，McBSP●时分复用串口，TDM●可编程等待状态产生器●可编程bank－switching模块●外部总线接口●IEEE1149.1标准JTAG口第二章存储器一般而言，C54x 的存储空间可达192K16比特字，64K 程序空间，64K 数据空间，64KI/O 空间。
依赖其并行的工艺特性和片上RAM 双向访问的性能，在一个机器周期内，C54x 可以执行4条并行并行存储器操作：取指令，两操作数读，一操作数写。
使用片内存储器有三个优点：高速执行（不需要等待），低开销，低功耗。
1 存储空间分配图（以C549为例）复位后，中断矢量表位于程序区FF80H 位置，可重新定位于程序空间任何一个128字的页面（其地址高9比特即页号由PMST 中IPTR 确定）。
2 程序存储区C54x 有片内ROM 、DARAM 、SARAM ，这些区域可以通过软件配置到程序空间。
第2章 TMS320C54x的硬件结构原理
片内存储器介绍（续）
（2）片内RAM（SARAM，DARAM） SARAM（single access RAM）单操作RAM，
由若干块组成，每个块在一个机器周期只能被访问一 次（读/写），常被安排为数据存储空间，也能被安排为 程序存储空间。 DARAM（double access RAM）双操作RAM，
温度范围： (默认0度～70度) L=0~70 A=－40~85 S=－40~125
工艺：
C=COMS E=COMS+EPROM F=Flash+EPROM LC=低电压（3.3v）＋COMS LF=Flash+EPROM（3.3v） VC=COMS（3v）
DSP常见封装形式
DIP（Double In-Line Package）--双列直插式封装。
C54xDSP特点（续）
数据地址发生器（DAG）：
❖ 在通用CPU中，数据地址的产生和数据 的处理都由ALU来完成
❖ 在DSP中，设置了专门的数据地址发生 器（实际上是专门的ALU），来产生所 需要的数据地址，节省公共ALU的时间
C54xDSP特点（续）
PLL（phase-locked loop ）锁相环 定时器（Timer） 软件可编程等待状态发生器 JTAG（符合IEEE1149.1标准）仿真接口
作电压； 价格便宜，第一款低于5美元的双核DSP； 采用新型生产工艺，芯片体积小。
（3）TMS320C6000系列
（主要包括C62X，C64X，C67X三类）
该系列DSP采用了与上述系列DSP不同的内部 结构设计，使得DSP能够获得极高的运行速度： 指令周期最小为3.3ns，运算能力为2400MIPS。
而ARM处理器负责系统处理及提供外围设备 接口。这样设计的好处是，可选择输入设备较 多，后期升级潜力大。
第2章 C54x的CPU结构和存储器的配置
2.4 ’C54x的中央处理器
2.5 ’C54x的存储空间结构
2013年6月27日
第2章 TMS320C54x的硬件结构
2.1 ’C54x的基本结 构
TMS320C54x（简称’C54x）是TI公司为实
现低功耗、高速实时信号处理而专门设计的16位定
点数字信号处理器，采用改进的哈佛结构，具有高
度的操作灵活性和运行速度，适应于远程通信等实
HAS：地址选通信号；
HDS1： 数据选通信号，由主机控制HPI数据传输； HDS2：
2013年6月27日
第2章 TMS320C54x的硬件结构
6. 主机接口HPI引脚 HBIL：字节识别信号，用来判断主机送来的数据是
HCNTL0： 第1字节还是第2字节。 HCNTL1： 主机控制信号。 用于主机选择所要寻址的寄存器； HR/W ：主机对HPI口的读/写信号； HRDY ：HPI数据准备好信号； HINT/TOUT1：HPI向主机请求的中断信号；
第2章 TMS320C54x的硬件结构
4．地址和数据引脚
数据引脚：用于在处理器、外部数据存储器、程 序存储器和I/O器件之间进行16位数据并行传输。 D15~D0：组成16位外部数据总线。 在下列情况下，D15~D0将呈现高阻状态。 ● 当没有输出时 ● 当RS有效时
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● 当HOLD有效时 ● 当EMU1/OFF为低电平时
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HOLD：请求控制存储器接口信号；
第2章 TMS320C54x的硬件结构
3．控制引脚
HOLDA：响应控制存储器请求信号；
MSC：微状态完成信号；
IAQ：中断请求信号；
IACK：中断响应信号；
第2章 TMS320C54x的CPU结构和存储器配置
TMS320C54x 是 16 位 定 点 DSP 。
TMS320C54x 的中央处理单元 (CPU) 具有改进 ( 修正 ) 的哈佛结构、低功耗设计和高度并行性 等特点。除此之外，高度专业化的指令系统可 以全面地发挥系统性能。使用 TMS320C54x 的
专用硬件逻辑的CPU，再配以按照用户需要所
构框图。
第2章
TMS320C54x的CPU结构和存储器配置
System ControlProgram Address Generation Data Address Generation interface Logic(PAGEN) Logic (PAGEN) PC.IPTR.RC. BRC.RSA.REA ARAU0.ARAU1 AR0 ～AR7 ARP.BK.DP.SP
串口。
第2章
TMS320C54x的CPU结构和存储器配置
(5) TMS320C54x执行单周期定点指令时间 为25/20/15/12.5/10 ns，每秒指令数为
40/66/100MIPS。
(6) TMS320C54x电源由IDLE1、IDLE2和 IDLE3功耗下降指令控制功耗，以便DSP工作 在节电模式下，使之更适合于手机。其控制 CLKOUT引脚的输出，省功耗。
(7) 在片仿真接口、片上的JTAG接口符合
IEEE1149.1边界扫描逻辑接口标准，可与主机
连接，用于芯片的仿真和测试。
第2章
TMS320C54x的CPU结构和存储器配置
2.1 TMS320C54x DSP的结构
2.1.1 TMS320C54x DSP的基本结构 图 2-1 和图 2-2 给出了 TMS320C54x 的两种结
● CPU状态和控制寄存器(ST0、ST1和PMST)；
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39 AG 保护位
32 31 AH 高位字
16 15 AL 低位字
0
图2-3 累加器A
第2章
TMS320C54x的CPU结构和存储器配置
39 BG 保护位
32 31 BH 高位字
16 15 BL 低位字
0
图2-4 累加器B
第2章
TMS320C54x的CPU结构和存储器配置
保护位用于保存计算时产生的多余高位，防止在 迭代运算中产生溢出，例如自相关运算。 AG、AH、AL、BG、BH和BL都是存储器映像寄 存器(在存储空间中占有地址)，由特定的指令将其内容 放到16位数据存储器中，并从数据存储器中读出或写
核和总线结构，但每一种器件片内存储器的配置和片
内外设不尽相同。表2-1提供了TMS320C54x各DSP基 本性能的概要。
第2章
TMS320C54x的CPU结构和存储器配置
表2-1 TMS320C54x系x的CPU结构和存储器配置
TMS320C54x的主要特征如下： (1) CPU(中央处理单元)利用其专用的硬件逻辑和高 度并行性提高芯片的处理性能。 ● 1条程序总线、3条数据总线和4条地址总线组成 的改进型哈佛结构，提供了更快的速度和更高的灵活性。
高有效字/最低有效字)写选择单元至EB总线。它所移
的位数就是指令中的移位数。移位数都是用二进制补 码表示，正值表示左移，负值表示右移。移位数可由
2.1 TMS320C54x DSP的结构
2.1.1 TMS320C54x DSP的基本结构 图2-1和图2-2给出了TMS320C54x的两种结构框图。
第2章
TMS320C54x的CPU结构和存储器配置
System ControlProgram Address Generation Address Generation Data interface Logic(PAGEN) Logic (PAGEN) PC.IPTR.RC. BRC.RSA.REA ARAU0.ARAU1 AR0 ～AR7 ARP.BK.DP.SP
● 40 bit的算术逻辑单元(ALU)包括40 bit的桶形移
位器和两个独立的40 bit累加器A、B。 ● 17×17 bit并行乘法单元和专用的40 bit加法器用 于无等待状态的单周期乘/累加操作。
第2章
TMS320C54x的CPU结构和存储器配置
● 比较、选择和存储单元(CSSU)能够完成维特比 (Viterbi，通信中的一种编码方式)的加/比较/选择操作。 ● 指数译码器可以在单周期内对40 bit累加器进行 指数运算。 ● 两个地址发生器包括8个辅助寄存器(AR0～AR7)
图2-2 TMS320C54x的功能框图
第2章
TMS320C54x的CPU结构和存储器配置
TMS320C54x是16位定点DSP。TMS320C54x的中
央处理单元(CPU)具有改进的哈佛结构、低功耗设计和 高度并行性等特点。除此之外，高度专业化的指令系
统可以全面地发挥系统性能。使用TMS320C54x的专用
入32位累加器值。
第2章
TMS320C54x的CPU结构和存储器配置
2.3.3 桶形移位器 桶形移位器能把输入的数据进行0～31位的左移和 0～15位的右移。40位桶形移位器的输入来自数据总线 DB的16位输入数据、DB和CB的32位输入数据及任意 一个40位累加器，并输出到ALU，经过MSW/LSW(最
EXP Encoder A B
A(40)
B(40)
Sign ctr
Sign ctr
Miltiplier Fractional
MUX AB 0 MUX AMU B
ALU (40) A Legend: A Accumulator A B Accumulator B C CB Data Bus D DB Data Bus E EB Data Bus M MAC Unit P PB Program Bus S Barrel Shifter T T Register U ALU B MUX
Program Data/ROM D(15 0) ～ A(22 0) ～ C54x DSP CPU ALU 17*17 MPY 40 ALU bit MAC 40 Adder bit RND，SAT Shifter 40 Barrel bit (－16,31) EXP Encoder Accumulators 40 ACCA bit 40 ACCB bit Addressing Unit 8 Auxiliary Register 2 Addessing Units Power Management
● 32位长整数操作指令。
● 指令同时读取2或3个操作数。 ● 并行存储和加载的算术指令。 ● 条件存储指令。 ● 快速中断返回。
第2章
TMS320C54x的CPU结构和存储器配置
(4) 片内外设和专用电路采用模块化的结构设计，
可以快速地推出新的系列产品。其包括： ● 可编程软件等待状态发生器。 ● 可编程分区转换逻辑电路。 ● 可使用内部振荡源或外部振荡源的锁相环(PLL)
数据传送到数据空间。
第2章
TMS320C54x的CPU结构和存储器配置
TMS320C54x还有一组双向的片内总线用于访问片 内外设，这组总线轮流使用DB和EB与CPU连接。访问 者使用这组总线进行读/写操作需要两个或更多的周期， 具体所需周期数取决于片内外设的结构。表格2-2总结 了各种不同类型的总线访问。
TMS320C5402、TMS320C5410和TMS320C5420的程序 存储空间还可以扩展到8 M字。
片内存储器配置因型而异。
第2章
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(3) 高度专业化的指令集能够快速地实现算法并用
于高级语言编程优化。其包括： ● 单指令重复和块指令重复。 ● 用于更好地管理程序存储器和数据存储器的块 移动指令。
PAB PB CAB CB DAB DB EAB EB X D MUX T Register
T DA B CD A Sign ctr Sign ctr T ABC D S B A CD Sign ctr
Memory and External Interface Peripheral Interface
● 寻址单元(Addressing
Unit)。
第2章
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2.3.1 算术逻辑运算单元
使用算术逻辑单元(ALU)和两个累加器(A、B)能够 完成二进制的补码运算，同时，ALU还能够完成布尔 运算。算术逻辑单元的输入操作数可以来自： ● 16位的立即数； ● 数据存储器中的16位字； ● 暂存器T中的16位字； ● 数据存储器中读出的2个16位字； ● 累加器A或B中的40位数； ● 移位寄存器的输出。
硬件逻辑的CPU，再配以按照用户需要所选择的片内 存储器和 片内外设 ，可组成用户的ASIC(Application Specific Intergrated Circuit，专用集成电路)以应用于电 子产品的不同领域。
第2章
TMS320C54x的CPU结构和存储器配置
2.1.2 TMS320C54x DSP的主要特点 TMS320C54x系列定点DSP芯片共享同样的CPU内
第2章
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● 40位算术逻辑单元(ALU)； ● 两个40位的累加器A、B； ● 桶型移位寄存器(Barrel Shifter)； ● 乘法器/加法器单元(Multiplier/Adder)； ● 比较、选择和存储单元(CSSU)； ● 指数编码器(EXP Encoder)； ● CPU状态和控制寄存器(ST0、ST1和PMST)；
第2章
TMS320C54x的CPU结构和存储器配置
第2章 TMS320C54x的CPU结构和存储器配置
2.1 TMS320C54x DSP的结构 2.2 TMS320C54x的总线结构 2.3 TMS320C54x的CPU结构 2.4 TMS320C54x存储器和I/O空间
第2章
TMS320C54x的CPU结构和存储器配置
第2章
TMS320C54x的CPU结构和存储器配置
2.3.2 累加器 累加器A和B可作为ALU和乘法器/加法器单元的目
的寄存器，累加器也能输出数据到ALU或乘法器/加法
器中。累加器可分为三部分：保护位、高位字和低位 字。累加器A和B的示意图如图2-3和图2-4所示。
第2章
TMS320C54x的CPU结构和存储器配置
和两个辅助寄存器算术运算单元(ARAU0、ARAU1)。
● TMS320C5420还包括一个双CPU的结构。
第2章
TMS320C54x的CPU结构和存储器配置
(2) 存储器具有192 K字可寻址存储空间(包括64 K 字程序存储空间、64 K字数据存储空间和64 K字I/O空
间)。其中，TMS320C548、TMS320C549、
第2章
TMS320C54x的CPU结构和存储器配置
表2-2 总线访问类型
第2章
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2.3 TMS320C54x的CPU结构
CPU是DSP芯片中的核心部分，是用来实现数字信 号处理运算和高速控制功能的部件。CPU内的硬件构成 决定了其指令系统的性能。TMS320C54x的CPU包括：
Barrel Shifter
S
Adder (40)
COMP TRN TC
MSW/LSW Select
Zero Sat Round
E
图2-1 TMS320C54x的组成框图
第2章
TMS320C54x的CPU结构和存储器配置
JATG Emulation Control Buffered Serial Port(BSP) DMA Timer TDM Serial Port