CMOS 射频集成电路设计综述

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图4. 低噪声放大器 S 参数测试结果 横轴单位为 Hz
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射光所将在射频电路设计领域继续深入研究 积极开展合作 利用国际上的先进技术和工艺 为我 国集成电路设计事业的发展做出贡献
功率增益 S21 入射波反射系数 S11
15 10
5 0 -5 -10 -15 -20 -25 1.5
图3. 低噪声放大器芯片照片
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东南大学射频与光电集成电路研究所瞄准 CMOS 射频电路研究这一国际前沿 申报了国家自然科学 基金第三代移动通信系统手机射频芯片研制的重大攻关项目 利用 0.35 微米 CMOS 工艺, 设计出了低噪 声放大器等电路 并以多目标晶圆 Multi-Project-Wafer 或 MPW 的方式到境外进行制造 日前 该芯 片已首先流片成功 图 3 所示即为该芯片的显微照片 在信息产业部电子十四所进行的芯片功能测试表 明 图 4 在 2.9GHz 的频率上 功率增益大于 10dB 输入反射小于–12dB 在 3V 电源下 偏置电流为 8mA 据我们所知 这是我国第一片拥有自主知识产权的工作频率高于 2GHz 的 CMOS 射频芯片 其性 能达到了当前世界上高频芯片的研究水平 目前另有多个射频电路芯片正在设计 流片和测试中
目前高性能收发机中的 PA 基本上还是由砷化稼器件占主导 这主要是由于砷化稼管具有较大的电流 驱动能力和较低的寄生参量 能满足 PA 大功率高效率的要求 同时砷化稼工艺衬底损耗较小 有可能集 成高品质的输入输出匹配网络 但是在一些近距离或低成本的通信系统中 CMOS PA 也已获得了应用
五 东南大学射频与光电集成电路研究所的 CMOS 射频集成电路研究
二 CMOS 有源器件
1 性能对比 CMOS 最大的优点在于其相对简单的工艺 相对低廉的成本以及用作数字电路时极低的功耗和极高
的集成度 因此 CMOS 工艺的发展和优化是以超大规模数字集成电路为主导 与其它工艺相比 它在
性能上并不占优势 以双极型硅 Si-Bipolar 为例 可作如下比较
跨导 gm 截止频率 fT 等效输入噪声电阻
三 CMOS 无源器件
模拟/射频电路有别于与数字电路的一个特点是需要大量的无源器件 这里面包括用于偏置 匹配 补偿 负载等用途的电阻电容和电感 在此我们把常用于压控振荡器 VCO 的可变电容器 Varactor 也归入无源器件类 通常线性电阻和电容的实现并不困难 我们主要介绍电感和可变电容的实现 1 CMOS 工艺中的电感
一个双极型管的跨导可以达到 40mS 而一个正常偏置的 MOS 管只能提供这
个值的几分之一甚至更少 从频率特性看 由于双极型管的基区宽度 WB 很早就达到了亚微米的量级 其 fT 值很容易做到 10GHz 以上 而 3 微米 CMOS 工艺的 fT 还不到 1GHz 1 微米工艺也只有 4-5GHz 同样 为获得相同的等效输入噪声 MOS 管往往需要消耗更多的电流 这些情况给人们造成了 MOS 管噪声大
速度低 不适合于高频电路设计的印象
2 成比例缩小 Scaling Down 带来的影响 成比例缩小使超大规模集成电路的集成度不断提高 它也给模拟与射频电路设计带来了深刻的影响
这种影响首先表现在频率特性上 先进的深亚微米 CMOS 工艺所能达到的截止频率已经超过 50GHz 的水 平 完全满足目前射频频段的工作要求 同时 由于栅氧层厚度 tOX 几乎是随栅长 L 线性缩小 获得同样 大小跨导所需的电流相应减小 换句话说 在同样的偏置条件下 按比例缩小后的 MOS 器件具有较大的 增益和相对较小的噪声 这样 CMOS 开始吸引越来越多的射频电路设计和研究人员 当然 CMOS 射 频集成电路设计最引人之处 还在于这是目前真正实现无线收发/接收机单片集成的唯一可能
a
b
图2. 基于 Gilbert 乘法器的混频电路
3 振荡器和功率放大器 高频振荡器常见的集成方式有两种 环形振荡器和 LC 调谐振荡器 前者的优点在于易于集成 可调
频率范围大及具有精确的正交输出等 其缺点在于等效 Q 值低 约为 1 相位噪声较大 LC 调谐振荡 器的相位噪声取决于所使用的电感及电容的 Q 值 普遍低于环形振荡器的噪声
假设偏置电流为 1mA
表 １． CMOS 与双极型硅器件性能对比
Bipolar
CMOS
IC
VT
1 gm 2π (Cπ + Cµ )
或
2
µn2πΒιβλιοθήκη ⋅W2 B
VT
rb
+
1 2gm
1 gm 2π CGS
ID
(VGS −Vth ) / 2
或
1.5
µn 2π ⋅ L2
(VGS
− Vth )
2 1 (长沟道)
3 gm
CMOS 射频集成电路设计综述
陈志恒 东南大学 射频与光电集成电路研究所
摘要 本文以综述的方式简要介绍了 CMOS 射频集成电路的发展背景 有源器件性能和无源器件的集成 问题 典型的 CMOS 射频电路模块设计以及东南大学射频与光电集成电路研究所的相关研究工作
一 引言
随着 1958 年第一片集成电路芯片 IC 的诞生 微电子技术的发展一日千里 CMOS 工艺以其低价 低功耗 高集成度的特点成为微电子研究和开发的重点 并迅速占据了中大规模和超大规模数字集成电 路设计的主流 随着特征尺寸的不断缩小 CMOS 器件开始取代双极型器件而用于模拟集成电路设计 当工艺发展到亚微米和深亚微米时代 MOS 器件的速度已经达到高速和射频电路的要求 CMOS 射频 集成电路设计吸引了世界各地的研究开发人员 因为这样将有可能把射频前端和中频的模拟电路与基带 的大规模数字信号处理电路集成在一个芯片 从而实现人们梦寐以求的单片收发/接收机 近年来 从射 频单元电路到无线收发/接收整机 这方面的科研成果不断涌现 许多更已成为商业产品 本文将讨论 CMOS 的器件特性 典型 CMOS 射频集成电路的设计以及东南大学射频与光电集成电路研究所的相关研究工作
1) 优化几何尺寸以减小串联电阻 2) 高频屏蔽以减小涡流损耗 3) 使用键合线 Bond Wire 电感 4) 将电感悬空以减小衬底损耗和寄生电容 其它方法还包括使用 Q 值补偿电路 利用多层金属进行优化等 值得一提的是 用铜质连接线取代 目前普遍使用的铝线可以将 Q 值提高 3 到 4 倍 铜线技术与悬空技术相结合的效果更好 根据文献报道 在 5.2GHz 频段 3.5nH 电感的 Q 值可高达 36 2 CMOS 工艺中的可变电容 传统的可变电容器实质上是一个变容二极管 CMOS 工艺中的 PN 结往往 Q 值很低 加上变容范围 狭窄 很少被使用 随着 CMOS 射频电路设计的兴起 CMOS 可变电容的研究也成为最近几年的一个课 题 这类电容基本上利用栅电容随栅电压的变化而达到变容的目的 变化范围可达 30% 另一种做法是 对源漏分别掺杂 使一端为 P+ 另一端为 N+ 这样单位面积的总电容包括了栅电容和源漏之间的结电容 而得以增加 同时变容范围也上升到 50% 所测得的最大 Q 值超过 20
电感是射频电路设计中极为重要的无源器件 为了尽可能减少片外元件 人们希望能把电感也集成 在芯片上 1990 年 UC Berkeley 设计出了早期的平面螺旋电感 这以后片内电感的设计引起了广泛的关 注并在许多设计中得到了实际应用 但是 CMOS 工艺中的螺旋电感存在着明显的缺陷 最主要的问题 是品质因数 Q 值 难以提高 一方面由于所采用的金属线本身存在电阻 消耗了一部分能量 另一方 面 能量也通过低阻的衬底而散失 为了解决这个问题 人们提出了很多设想 进行了很多尝试 其中 最有代表性的有