片上总线Wishbone 学习(八)总线周期之单次读操作
三种片上总线的分析与比较
三种常用SoC片上总线的分析与比较作者：李瑞张春元罗莉来源：国防科技大学发表时间：2006-02-22内容摘要随着集成电路设计技术的发展，在片上系统（SoC）中，越来越多地使用各种功能IP核部件构成系统。
总线是这些部件连接的主要方式，目前有数家公司和组织研发了多种面向SoC设计的总线系统。
本文介绍SoC中常用的三种片上总线AMBA、Wishbone和Avalon，分析和比较其特性，并针对其不同的特点阐述其使用范围。
引言 嵌入式系统是当今计算机工业发展的一个热点。
随着超大规模集成电路的迅速发展，半导体工业进入深亚微米时代，器件特征尺寸越来越小，芯片规模越来越大，可以在单芯片上集成上百万到数亿只晶体管。
如此密集的集成度使我们现在能够在一小块芯片上把以前由CPU和若干I/O接口等数块芯片实现的功能集成起来，由单片集成电路构成功能强大的、完整的系统，这就是我们通常所说的片上系统SoC （System on Chip）。
由于功能完整，SoC逐渐成为嵌入式系统发展的主流。
相比板上系统，具有许多优点：SoC ①充分利用IP技术，减少产品设计复杂性和开发成本，缩短产品开发的时间； ②单芯片集成电路可以有效地降低系统功耗； ③减少芯片对外引脚数，简化系统加工的复杂性； ④减少外围驱动接口单元及电路板之间的信号传递，加快了数据传输和处理的速度； ⑤内嵌的线路可以减少甚至避免电路板信号传送时所造成的系统信号串扰。
SoC的设计过程中，最具特色的是IP复用技术。
即选择所需功能的IP（给出IP定义）核，集成到一个芯片中用。
由于IP核的设计千差万别，IP核的连接就成为构造SoC的关键。
片上总线（On-Chip Bus，OCB）是实现SoC中IP核连接最常见的技术手段，它以总线方式实现IP核之间数据通信。
与板上总线不同，片上总线不用驱动底板上的信号和连接器，使用更简单，速度更快。
一个片上总线规范一般需要定义各个模块之间初始化、仲裁、请求传输、响应、发送接收等过程中驱动、时序、策略等关系。
用户自定义Wishbone片上总线IP自动生成系统的实现
设计 生 成 Ｗｉ ｏ ｅ Ｐ ｈ
用户 自定义 Ｗｉ ｂｎ 片上总线 Ｉ ｓ ｏｅ ｈ Ｐ自动生成系统的实现
徐 晨 明 ， 晏 渭川 ２ 彭 澄廉 。
（． １ 上海 交通 大学 图像处 理 与模 式 识 别研 究所 ， 海 ２ ０ ３ ；２ 复旦 大学 计 算机 与信 息技 术 系，上 海 ２ ０ ３ ） 上 ０００ ． ０ ４ ３
摘 要 ： ｓｂｎ 作 为一种 免 费开放 的 Ｓ Ｃ片上总 线接 口标准 ， Ｗｉ ｏ ｅ ｈ ｏ 当前有 着十 分 广泛的应 用 。根 据 Ｗｉ ｂｎ ｓ ｏ ｅ的标 准 ， 用 Ｐｒ ｈ 使 ｅｌ ／ Ｔ ｋ语 言实现 了一 个用 户 自定义 Ｗｉ ｂｎ 总 线的 自动生 成 系统。 它具有 友好 的 Ｇ 配 置界 面， ｓ ｏｅ ｈ ＵＩ 简单 易用 ， 台独 立性较 好 。 平
中 图法 分类 号 ： Ｐ ９ ． Ｎ ３ Ｔ ３ １ ；Ｔ ４ ７
文献标 识码 ： Ａ
文章编号 ：００７２ ２ ０ ） ４２ ２ —５ １０ ．０４（０ ６ １—５２０
Ｒｅ ｌ ａ ｉｎ ｏ ｔ — ｅ ｅ ａ ｅ ｓｅ ｆ ｒｃ ｓｏ ｄｗｉｈ ｏ ｅＯＣＢ Ｉ ａｉ ｔ ｆ ｕ ｏ ｇ ｎ ｒ ｔ ｄ ｓ ｔｍ ｕ ｔ ｍｅ ｓ ｂ ｎ ｚ ｏ ａ ｙ ｏ Ｐ
ａ ｔ ｍａ ｉａ ｌ， ｗｈ ｃ ｒ ａ ｌ ｕｏ ｔ ｌ ｃ ｙ ｉｈ ｇ ｅ ｔ ｉ ｒ ｖ ｓｔ ｅｗｉ ｂ ｎ ｕ ｅ ｉ ｎ ｙ ｍｐ ｏ ｅ ｓ ｏ ｅｂ ｓｄ ｓ ． ｈ ｈ ｇ Ｋ ｅ ｒ ｓ ｗｉｈ ｏ ； Ｉ ； ＯＣＢ； ａ ｔ — ｅ ｅ ｔｄ ｙ ｗｏ ｄ ： ｓ ｂ ｎｅ Ｐ ｕｏｇ ｎ ｒ ｅ ａ
Wishbone总线的主要特征概括
Wishbone总线的主要特征概括
Wishbone总线是Silicore公司推出的片上总线协议。
它的结构极其简单、灵活，又完全公开、完全免费，获得众多支持。
图3 给出了Wishbone总线的逻辑结构：Wishbone 总线的主要特征概括如下：
图29 Wishbone总线结构图
●所有应用使用一个总线体系结构；●简单、紧凑的体系结构；●支持多控制器；● 64位地址空间；● 8～64 位数据总线（可扩展）；●单周期读和写；● RMW（R E A D - M O D I F Y - W R I T E ）周期；●事件周期；●支持重试；●支持内存映射，FIFO（FISRT IN FIRST O U T ）和十字互连接口；●提供为较慢设备使用而扼制数据流的机制；●使用者定义标志为，确定数据传输类型；●由终端用户定义仲裁方式。
总结
在以上介绍的三种总线中，CoreConnect虽免费不过需要IBM 公司许可，ARM 没有明确的正式说法，可能也会免费，而Wishbone 是绝对免费的。
三种总线都是同步的总线，使用时钟上升沿驱图7 8-bit SLAVE输出端。
FPGA_ASIC-嵌入式SoC总线分析与研究
嵌入式SoC总线分析与研究马秦生，魏翠，孙力军，秦鸣，曹阳武汉大学电子信息学院，湖北武汉 430079摘要：本文主要介绍和分析了在集成芯片设计中几种常用的片上系统总线－CoreConnect总线、AMBA总线、Wishbone总线和OCP总线，通过比较这些总线的特性及适用范围，展望了它们的发展前景。
关键词：IP SoC 片上总线The Analyse And Research of embeded SoC BusAbstract:In this paper, the OCB of CoreConnect, AMBA(Advanced Microcontroller Bus Architecture), Wishbone, OCP(Open Core Protocol) are mainly introduced and analyzed. By comparing the characteristic and the applied scope of these SoC bus, the paper views the foreground of the SoC bus mentioned above.Key words: IP SoC OCB(On-Chip Bus)1．引言随着深亚微米工艺制造技术的发展，集成电路芯片的规模越来越大，目前，在单一IC 芯片中已经允许包含数亿个晶体管。
与此同时，IC的设计方法也从基于时序驱动的方式，发展到了基于IP复用的方式，这种基于IP复用的设计方法已经在SoC设计中得到了广泛应用。
基于IP复用的设计方法的关键是建立片上总线（OCB，on-chip bus），片上总线除了必须具有正确、高效和灵活的特点外，还必须具有可复用性。
这样，就可以实现IP芯核的可移植性和IP设计的可复用性，就可以充分地利用公共外设核处理器，就可以提高从公共设计平台创建产品的定制化能力。
因此，实现OCB的标准化是十分必要的。
Wishbone总线解析
Wishbone 总线解析2012-03-13 08:35WISHBONE 为我们提供了灵活的连接结构，使我们能非常容易的定制自己的所需用途。
它通过提供标准的数据交换协议，使用户非常方便进行TEAMWORK，把系统组件化，增加了模块的重用性。
节省了二次开发的时间。
WISHBONE 地址和数据位都是32 位（如果小于32 位也可以这行通信），最多可以连接8 个主设备，16 个从设备，当多个主设备申请控制时，通过仲裁机制决定什么时候哪个主设备能访问共享总线。
WISHBONE 具有灵活的可变性连接方式，允许系统通过四种不同的方式实现IP CORES 之间的互联：一。
点到点连接方式（point-to-point interconnection））这是IP CORES 之间最简单的连接方式，只需要一主一从两个IP CORES 之间进行数据通信，例如，主设备可以是微处理器IP CORE ,从设备可以使串口的I/O PORT.二。
数据流连接方式（data flow interconnection）数据流连接方式（）这种连接方式用于数据以时序的方式进行处理。
一些时候，这种方式可用作流水线作业。
比如下图三个IP CORES 都是实现浮点运算，假设它们工作的时间都相同，这样三个IP CORES 互联在一起，可以实现高速的类似并行化的时序操作，使处理数据的时间节省三分之二。
三。
共享总线的连接方式（share bus interconnection）共享总线的连接方式（）这种方式通常用于两个或以上主设备和一个或以上从设备之间的互联，仲裁机制决定什么时候哪个主设备能够访问总线，这种连接方式的主要优点是结构紧凑，能够用较少的逻辑资源去实现相关结构。
缺点是：每次只能有一个主设备访问总线，其他的主设备在总线忙时只能处于等待状态，降低了数据传输的速度。
这种共享总线的连接方式我们可以在一些标准的总线中看到，例如PCI,VMEbus。
总线基本知识(共34张PPT)
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1
1.微型计算机总线概述
总线:是一组信号线的集合.它是器件之间通信和控制 的的渠道.
——以分时的方法来为多个部件服务的 ——总线仲裁电路来避免总线冲突
——总线的指标主要有2个，总线的工作频率和总线的宽度
—总线频率是总线时钟频率
—总线的宽度是指能够一次并行传送的信息位数
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RS-485采用半双工工作方式，因此，发送电路须由使能信号 加以控制。RS-485用于多点互连时非常方便，可以省掉信号 线
第22页，共34页。
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5
2.ＵＳＢ总线
USB(UniversalSerialBus)是外围设备与计算机进行连接的 接口总线．
——即插即用，热拔插，接口体积小，节省资源，传输可 靠，提供电源，良好的兼容性，共享式通信和低成本 ——达到了480Ｍb/s的传输速度. ——半双工串行总线.
7.1 总线基本知识
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内容简介 重点/难点 习题解答
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内容简介
总线是微型计算机系统的重要组成部分，是系
统中传递各类信息的通道，也是微型计算机系统中 各模块间的物理接口，它负责CPU和其它部件之间 信息的传递。通过本章学习，熟悉总线的一般概念 和微机系统总线的组成，理解PCI总线、RS-232-C 总线和USB总线的性能特点、连接方法及应用场合， 学会根据总线的规范设计简单的扩展接口。
初始化，在主控制器与USB设备之间建立通信信道。
•设备驱动程序(USBDeviceDriver) ——驱动USB设备的程序，通常由操作系统或USB设备制造商
提供。
•USB芯片驱动程序(USBDriver)
多核处理器核间高速通讯架构的研究
多核处理器核间高速通讯架构的研究汪健;张磊;王少轩;赵忠惠;陈亚宁【摘要】多核处理器使得并行系统的结构日益复杂,已经成为处理器的主流,并发展成为各种通信与媒体应用的主流处理平台.通讯结构是多核系统中的核心技术之一,核间通信的效率是影响多核处理器性能的重要指标.目前有三种主要的通讯架构:总线系统结构、交叉开关网络和片上网络.总线结构设计相对方便、硬件消耗较少、成本较低,交叉开关是适用于构建大容量系统的交换网络结构,而片上网络是更高层次、更大规模的片上网络系统,目前可以彻底解决多核体系结构问题,是多核系统最有前途的解决方案之一.论文较为详细地分析了这三种结构的基本原理、系统结构和功能,提供了部分单元的设计实现.【期刊名称】《电子与封装》【年(卷),期】2011(011)006【总页数】8页(P41-48)【关键词】多核处理器;核间通信;总线结构;交叉开关;片上网络【作者】汪健;张磊;王少轩;赵忠惠;陈亚宁【作者单位】中国兵器工业第214研究所苏州研发中心,江苏,苏州,215163;中国兵器工业第214研究所苏州研发中心,江苏,苏州,215163;中国兵器工业第214研究所苏州研发中心,江苏,苏州,215163;中国兵器工业第214研究所苏州研发中心,江苏,苏州,215163;中国兵器工业第214研究所苏州研发中心,江苏,苏州,215163【正文语种】中文【中图分类】TN4021 引言在当今处理器的发展中，提高处理器主频的做法实现起来似乎更加困难，用户市场上难以看到芯片主频率高达4GHz或者4GHz以上的传统单核处理器出现。
世界顶级芯片巨头Intel、AMD公司为代表的供应商，依靠不断提高处理器频率提升系统性能的时代即将成为过去。
究其原因可能有三点：首先仅仅依靠提升主频已经很难大幅度提升CPU的性能，从而减缓了消费者对高频CPU的热衷；其次当CPU主频达到2GHz以上的时候，处理器功耗也达到了近100W，这已经是目前风冷散热技术的极限；第三，在嵌入式产品领域，传统的单核处理器结构越来越不能满足呈几何级数增长的计算规模的需求。
ISA总线
ISA总线ISA总线（或称工业标准结构总线）在与IBM兼容的PC系统刚起步时就已出现了（约1982年）。
实际上，任何早期PC中的功能卡均可插入最先进的基于Pentium4的计算机中，并且发挥作用。
这是因为在所有这些计算机都有ISA总线接口，从而与早期的PC仍然兼容。
ISA总线最近在家用计算机中已几乎不用了，但仍用于许多工业应用，且越来越受到限制。
ISA总线已经不同于它的早期版本。
ISA总线已从最初的8位标准总线发展为在大多数系统中广泛应用的16位标准总线。
在发展过程中甚至出现过一种称为EISA（扩展ISA）总线的32位标准总线，但已基本消失。
在一些比较老的主板上仍保留有ISA插槽，既可以插入8位ISA卡，又可以插入16位ISA卡。
32位的印制电路板则经常是PCI卡。
8位ISA总线接口引脚信号名称输入输出引脚信号名称输入输出A1I/OCHCK I B1GNDA2D7I/O B2RESET IA3D6I/O B3+5V IA4D5I/O B4IRQ2OA5D4I/O B5-5V IA6D3I/O B6DRQ2OA7D2I/O B7-12V IA8D1I/O B8NOWS OA9D0I/O B9+12V IA10IOCHRAY I/O B10GNDA11AEN I/O B11/SMEMW I/OA12A19I/O B12/SMEMR I/OA13A18I/O B13/IOW I/OA14A17I/O B14/IOR I/OA15A16I/O B15/DACK3IA16A15I/O B16DRQ3OA17A14I/O B17/DACK1IA18A13I/O B18DRQ1OA19A12I/O B19/REFRESH I/OA20A11I/O B20CLK IA21A10I/O B21IRQ7OA22A9I/O B22IRQ6OA23A8I/O B23IRQ5OA24A7I/O B24IRQ4OA25A6I/O B25IRQ3OA26A5I/O B26/DACK2IA27A4I/O B27T/C I/OA28A3I/O B28BALE IA29A2I/O B29+5V IA30A1I/O B30OSC IA31A0I/O B31GND1、下面对引脚信号做一些简要说明：D7～D0：8位数据线，双向，三态。
Wishbone标准
本文详细介绍了Wishbone标准，主要参考了Wishbone标准版本的核心内容，感兴趣的读者可去下载英文原文。
一、片上总线技术综述随着超大规模集成电路的迅速发展，半导体工业进入深亚微米时代，器件特征尺寸越来越小，芯片规模越来越大，可以在单芯片上集成上百万到数亿只晶体管。
如此密集的集成度使我们现在能够在一小块芯片上把以前由CPU和外设等数块芯片实现的功能集成起来，由单片集成电路构成功能强大的、完整的系统，这就是我们通常所说的片上系统。
IP复用是片上系统时代的核心技术之一。
由于IP核的设计千差万别，它们要能够直接连接，就要遵守相同的接口标准。
在片上系统中，处理器核和所有外设通过共享总线互通互联，因此这些IP核必须遵守相同的总线规范。
总线规范定义的是IP核之间的通用接口，因此它定义了一套标准的信号和总线周期，以连接不同的模块，而不是试图去规范IP核的功能和接口如何实现。
一个片上总线规范一般需要定义各个模块之间初始化、仲裁、请求传输、响应、发送接收等过程中驱动、时序、策略等关系。
芯片与电路板的资源和环境的不同，导致片上总线与板上总线存在若干明显差异，包括：①片上总线多采用单向信号线，而板上总线多采用三态信号。
片上三态总线无论在功耗、速度、可测性上都存在很大缺陷，而且一旦出现多驱动情况便会损毁芯片（比如若应该输出"Z"的信号实际输出为"1"，而另有一个信号输出为"0"，就形成一个低电阻通路，导致局部电流过大，热量难以及时释放，从而增加芯片功耗和大大降低芯片寿命）。
由于片上布线资源较为丰富，因此片上总线多采用单向信号线。
由于电路板上布线资源较为昂贵，因此板上总线多采用三态总线，但是由于三态总线的功耗问题和速度限制，目前板上总线也在向串行和非三态方向发展，如USB和PCI Express。
②片上总线比板上总线更加简单灵活。
首先片上总线结构要简单，这样可以占用较少的逻辑单元；其次时序要简单，以利于提高总线的速度；第三接口要简单，如此可减少与IP核连接的复杂度。
第05章 总线、总线周期和时序
4.QSl,QS0(1nstruction Queue Status):指令队列状态信号(输出)
最小工作模式(最小组态) MN/Mx=1
最大工作模式(最大组态) MN/Mx=0
系统所连存储器或外设数量较少
系统所连存储器或外设数量较多, 要求较强驱动能力 由总线控制器8288产生
所有的总线控制信号都由CPU 直接产生 地址信号通过地址锁存器8282构成 数据信号直接由CPU产生或 通过总线收发器8286供给 开销小,成本低
7.HOLD(HOLD Request):总线保持请求信号(输入) 其他总线主模块,如DMA控制器要求使用系统总线的申请信号. 8.HLDA(Hold Acknowledge):总线保持响应信号(输出) 主CPU对HOLD的响应信号. 9.SS0 (system status output):系统状态信号
主 机 主 板
CPU
片
系 ( ) 统 内
通 ( ) 信 外
: M(RS 232) IDE SCSI USB
片 内 内 存 I/O 接 口 I/O 接 口 卡
外 设
外 设
第二节
8086的引脚功能 的引脚功能
引脚功能: 引脚功能
两种模式功能相同的引脚: 两种模式功能相同的引脚:
1.AD0一AD7:地址/数据复用线(输入/输出,三态) 响应中断或DMA时高阻 2. A8—A15:地址线(输入/输出,三态)
3.Al6/S3 — Al9/S6 :地址/状态复用线(输出,三态) S6=0,表示8086/8088CPU当前与总线相连. S5=IF的状态. S4和S3状态的组合指出当前正使用哪个段寄存器
同左 数据信号通过总线收发器8286供给
8282(8BIT数据锁存器) 8286(8BIT双向数据缓冲器) 8288(总线控制器) 8284(时钟发生器) 8289:总线仲裁器
第14讲 总线
建立时间、保持时间
§6.3
总线握手
一、同步总线协定 优点：全部系统模块由单一时钟信号控制，
简单，便于电路设计。
缺点：由于各个模块、设备受同一时钟源的
控制，所以只能按最慢的模块、设备来确定总线 的带宽，这就使系统整体性能大大降低。
§6.3
总线握手
二、异步总线协定
全互锁异步协定 局部互锁异步协定
总线
总线 判决器
BG BGI N1 BR BB BCLK
C1
BGIN2 BGOUT1
C2
BGIN3 BGOUT2
C3
工作原理：
① 有任一主控器Ci发出总线请求，BR=1 ② 任一主控器Ci占用了总线就发出总线忙信号，以 禁止总线判决器输出有效的BG信号
③ 当BR=1，BB=0时，判决器发出BG=1信号 ④ 如果主控器Ci没有发出总线请求(BRi=0)但收到BG 信号(BGINi=1)，则将BG信号向后传送使BGOUTi=1
§6.3
总线握手
一、同步总线协定
这是一种最简单的一种握手信号技术。
它的控制源只有一个时钟振荡器，时钟脉冲的 前沿和后沿分别指明一个总线操作周期的开始和结 束。总线上的所有模块都是在同一时钟源的控制下
步调一致地工作，从而实现整个系统工作的同步。
§6.3
总线握手
一、同步总线协定
时钟(CP) 地址
数据 写周期 读周期
第14讲 总线
§6.1
基本概念
一、总线
总线，是指计算机中多个部件之间公用的 一组连线，是若干互连信号线的集合，由它构 成系统插件间、插件的芯片间或系统间的标准 信息通路。
二、总线操作周期
Wishbone_B3中文完整版
W i s h b o n e b3中文版本文详细介绍了Wishbone标准，主要参考了Wishbone标准版本的核心内容，感兴趣的读者可去下载英文原文。
一、片上总线技术综述随着超大规模集成电路的迅速发展，半导体工业进入深亚微米时代，器件特征尺寸越来越小，芯片规模越来越大，可以在单芯片上集成上百万到数亿只晶体管。
如此密集的集成度使我们现在能够在一小块芯片上把以前由CPU和外设等数块芯片实现的功能集成起来，由单片集成电路构成功能强大的、完整的系统，这就是我们通常所说的片上系统。
IP复用是片上系统时代的核心技术之一。
由于IP核的设计千差万别，它们要能够直接连接，就要遵守相同的接口标准。
在片上系统中，处理器核和所有外设通过共享总线互通互联，因此这些IP核必须遵守相同的总线规范。
总线规范定义的是IP核之间的通用接口，因此它定义了一套标准的信号和总线周期，以连接不同的模块，而不是试图去规范IP核的功能和接口如何实现。
一个片上总线规范一般需要定义各个模块之间初始化、仲裁、请求传输、响应、发送接收等过程中驱动、时序、策略等关系。
芯片与电路板的资源和环境的不同，导致片上总线与板上总线存在若干明显差异，包括：①片上总线多采用单向信号线，而板上总线多采用三态信号。
片上三态总线无论在功耗、速度、可测性上都存在很大缺陷，而且一旦出现多驱动情况便会损毁芯片（比如若应该输出"Z"的信号实际输出为"1"，而另有一个信号输出为"0"，就形成一个低电阻通路，导致局部电流过大，热量难以及时释放，从而增加芯片功耗和大大降低芯片寿命）。
由于片上布线资源较为丰富，因此片上总线多采用单向信号线。
由于电路板上布线资源较为昂贵，因此板上总线多采用三态总线，但是由于三态总线的功耗问题和速度限制，目前板上总线也在向串行和非三态方向发展，如USB和PCIExpress。
②片上总线比板上总线更加简单灵活。
Wishbone简介(完整板)
Wishbone简介一、背景介绍随着以IP核复用为基础的SoC设计技术的发展，工业界及研究组织积极从事相关IP 互联标准方案的制定工作，从目前的研究和发展看，影响力较大的有IBM公司的CoreConnect、ARM公司的AMBA 和Silicore Corp公司的Wishbone。
Wishbone现在由OpenCores组织维护，是OpenCores建议的片上总线标准，目前已有大量开源的IP Core使用Wishbone总线作为互连标准。
Wishbone总线只定义了信号和信号间的时序关系，因此可用于软核、固核和硬核，对硬件描述语言、综合工具和实现手段没有特殊要求。
与其他片上总线相比，Wishbone总线结构简单，互连灵活，对用户定制的支持良好，与其他片上总线的互连也较简单，因此随着SOPC技术的发展，有着广泛应用前景。
二、总线的整体结构图1给出了Wishbone 总线的逻辑结构：图1Wishbone总线的主要特征概括如下：● 所有应用使用一个总线体系结构；● 简单、紧凑的体系结构；● 支持多控制器；● 64位地址空间；● 8～64位数据总线（可扩展）；● 单周期读和写；● R MW（READ-MODIFY-WRITE）周期；● 事件周期；● 支持重试；● 支持内存映射，FIFO（FISRT IN FIRST OUT）和十字互连接口；● 提供为较慢设备使用而扼制数据流的机制；● 使用者定义标志为，确定数据传输类型；● 由终端用户定义仲裁方式。
三、Wishbone的信号Wishbone有三种模块分别为SYSCON、MASTER、和SLA VE模块。
1、SYSCON模块信号CLK_O:系统时钟的输出，同步了Wishbone连接的所有模块，INTERCON模块将CLK_O 输出与MASTER和SLA VE的CLK_I信号相连。
RST_O:系统的复位输出，它强制将与Wishbone相连的模块重启，将自启动的状态机复位到初始状态，INTERCON模块将RST_O输出与MASTER和SLA VE的RST_I相连2、MASTER和SLA VE共有的信号CLK_I:模块的系统时钟输入DAT_I():数据输入，最大位宽到64位DAT_O():数据输出，最大位宽64位RST_I():模块的复位输入TGD_I():在MASTER和SLA VE接口中使用，它包含了与数据输入DAT_I()相关的信息，STB_I标记其有效TGD_O():同上，包含了与数据输出DAT_O()相关的信息，STB_O标记其有效3、MASTER模块的信号ACK_I:确认信号输入，当有效时表示一个正常的总线周期的结束ADR_O():二进制地址输出，如果它是以字节为粒度数的，当数据总线是32位时的它的最大地址数就是ADR_O(n..2)，n最大为63。
soc片上五种总线标准的分析比较
第２１卷第３期Ｖ０１．２１一Ｎｏ．３百色学院学报．ＪＯＵＲＮＡＬＯＦＢＡｌＳＥＵＮＩＶＥＲＳｌＴＹ２００８年６月ＪｕＩＬ２００８ＳｏＣ片上五种总线标准的分析比较邓崇亮，覃焕昌（百色学院物理与电信工程系，广西百色５３３０００）摘要：随着ＳｏＣ（片上系统）的快速发展，高速片上数据传输对片上总线的要求越来越高。
文章在分析当前设计中常用的几种ＳｏＣ片上总线标准（ＡＲＭ的ＡＭＢＡ总线、Ｓｉｌｉｃｏｒｅ的Ｗｉｓｈｂｏｎｅ总线、ＩＢＭ公司的ＣｏｒｅＣｏｎｎｅｃｔ总线、Ａｌｔｅｒａ的Ａｖａｌｏｎ总线和０ＣＰ—ＩＰ设计的０ＣＰ总线）的基础上，对它们的综合应用和性能进行了分析比较。
关键词：ＳｏＣ；ＡＭＢＡ总线；Ｗｉｓｈｂｏｎｅ总线；ＣｏｒｅＣｏｎｎｅｃｔ总线；Ａｖａｌｏｎ总线；０ＣＰ总线分类号：ＴＮ４０５．９７文献标识码：Ａ文章编号：１６７３—８２３３【２００８）０３一００５０一０６随着超大规模集成电路的迅速发展，半导体工业进入深亚微米时代，器件特征尺寸越来越小，芯片规模越来越大，可以在单芯片上集成上百万到数亿只晶体管。
如此密集的集成度使我们现在能够在一小块芯片上把以前由ＣＰＵ和若干Ｉ／Ｏ接口等数块芯片实现的功能集成起来，由单片集成电路构成功能强大、完整的系统，这就是我们通常所说的片上系统ＳｏＣ（ＳｙｓｔｅｍｏｎＣｈｉｐ）。
它是以嵌入式系统为核心，以ＩＰ复用技术为基础，集软、硬件于一体，并追求产品系统最大包容的集成芯片。
近ｌｏ年来，无论是消费类产品如电视、录像机，还是通信类产品如电话、网络设备，这些产品的核心部分都开始采用芯片作为它们的“功能中枢”。
ｓ０Ｃ片上总线尚处于发展阶段，不像微机总线那样成熟，目前还没有统一的标准。
因此各大厂商和组织纷纷推出自己的标准，以便在未来的Ｓ（灯片上总线标准中占有一席之地。
目前，ＳＯＣ总线架构有很多，本文就目前使用较多的几种ＳＯＣ片上总线标准——ＡＲＭ的ＡＭＢＡ总线、Ｓｉｌｉｃｏｒｅ的Ｗｉｓｈｂｏｎｅ总线、１ＢＭ公司的ＣｏｒｅＣｏ肌ｅｃｔ总线、Ａｌｔｅｍ的Ａｖａｌｏｎ总线和（）ＣＰ—ＩＰ设计的ＯＣＰ总线进行了分析讨论，为大家使用提供一些参考：１ＳｏＣ片上的五种总线标准１．１ＡＭＢＡ总线ＡＭＢＡ（ＡｄｖａｎｃｅｄＭｉｃｒｏｃｏｎｔｒｏｌｌｅｒＢｕｓＡｒｃｈｉｔｅｃｔｕｒｅ）总线规范是ＡＲＭ公司设计的一种用于高性能嵌入式系统的总线标准。
第3章 QMEM剖析
第3章 QMEM剖析OR1200中那么多模块，笔者决定首先分析QMEM，理由如下：（1）第2章建立的最小系统中，指令都存储在QMEM中。
（2）在建立最小系统过程中，or1200_qmem_top.v是唯一一个修改了源代码的文件，该文件就是QMEM 模块的顶层文件，我们需要明白为什么要做这个修改。
（3）从图1.6中可以发现QMEM处于IMMU与ICache、DMMU与DCache之间的“交通要道”，地位十分重要，便于通过QMEM的分析理解Wishbone总线。
（4）QMEM很简单。
本章首先描述了QMEM的作用，由于QMEM与CPU、IMMU、ICache、DMMU、DCache都是通过Wishbone总线连接的，所以会对Wishbone总线规范进行介绍。
在此基础上分析QMEM的内部RAM实现。
在OR1200运行过程中，会在三种情况下使用到QMEM：取指令、加载（Load）数据、存储（Store）数据，本章将结合取指令的情况分析QMEM在其中的工作过程，后两种情况将留在“加载存储类指令剖析”时再分析。
取指令又分两种情况：复位后取第一条指令、正常运行过程中的指令读取，在本章的最后两小节，将分别对这两种情况进行分析。
3.1 QMEM的作用QMEM是Quick Memory的简称，顾名思义，就是快速存储器，实际上这是一个片上RAM，可以实现在一个时钟周期内读取其中存储内容（指令、数据），用户可以把一些常用的代码存放在其中，比如：Context切换过程、异常处理句柄、堆栈等。
有学者将QMEM类比为OR1200的一级缓存（L1 Cache），这种说法是不对的，缓存是不可寻址的，但是QMEM是可以寻址的，而且QMEM没有缓存中存在的替换问题，所以QMEM的作用不是缓存，就是一可寻址的片上存储器。
其在OR1200结构中的位置如图3.1所示。
图3.1 QMEM在OR1200中的位置取指令的过程：CPU给出指令的有效地址（EA：Effective Address），IMMU将有效地址翻译为物理地址（PA：Physical Address），然后送到QMEM中，QMEM判断该地址是否位于QMEM的地址范围内，如果是，就直接取出指令送到CPU，如果不是位于QMEM的地址范围内，则将该地址发送给ICache，ICache 查看该地址是否被缓存，如果是就直接读出指令送往QMEM，后者直接转发给CPU，如果ICache没有命中，则通过指令WB_BIU模块访问外部存储器获取指令。
第4章 总线技术与总线标准
4.1 总线技术
一． 总线是计算机系统中的信息传输通道，由系统中各个部件所 共享。总线的特点在于公用性，总线由多条通信线路（线缆） 组成
二． 计算机系统通常包含不同种类的总线，在不同层次上为计算 机组件之间提供通信通路
三． 采用总线的原因: 1. 非总线结构的N个设备的互联线组数为N*(N-1)/2 2. 非总线结构的M发N收设备间的互联线组数为M*N
低速IO南桥
总线
总线的性能指标
一． 总线时钟频率：总线上的时钟信号频率
二． 总线宽度(位宽)：数据线、地址线宽度
三． 总线速率：总线每秒所能传输数据的最大次数。 1. 总线速率=总线时钟频率/总线周期数 2. 总线周期数：总线传送一次数据所需的时钟周期数
① 有些几个周期才能传输1个数据
四． 总线带宽：总线每秒传输的字节数 五． 同步方式 六． 总线负载能力
Architecture
一． 先进高性能总线AHB （Advanced High-performance Bus） 1. 适用于高性能和高吞吐设备之间的连接，如CPU、片上 存储器、DMA设备、DSP等
二． 先进系统总线ASB（Advanced System Bus） 1. 适用于高性能系统模块。与AHB的主要不同是读写数据 采用了一条双向数据总线
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常用总线分类
一．串行总线
RS232、USB、1394、SPI、现场总线
SATA、SAS
二．并行总线
系
统 ATA（Advanced Technology Attachment）
内 SCSI （Small Computer System Interface ）
总 线
16位的PC/AT（ISA）总线
四种片上总线分析比较
AMBA
AMBA
• AMBA AHB适用于高性能和高时钟频率的系统模块，主要 用于高性能和高吞吐量设备之间的连接，如CPU、片上存 储器、DMA、DSP等，其特点如下：
– – – – – – – – 支持多个总线主设备 支持突发、分裂、流水等数据传输方式 单周期总线主设备控制权转换 32~128位数据总线位宽 访问保护机制 数据突发传输最大为16段 地址空间32位 支持字节、半字和字传输
高性能嵌入式系统，小型 嵌入式系统
对IP核没特殊要求，而且 许多免费IP核可在网上下 载 完全免费
用于Altera Nios软核的系 统中
Altera公司建立了AMPP组 织，提供丰富的IP核 Altera所有，需要授权协 议
CoreConnect
• IBM公司设计提出的一套完备技术 • CoreConnect总线提供了三种基本类型连接功能块：
– PLB（Processor Local Bus）处理器内部总线 – OPB（On-Chip Peripheral Bus）片上外设总线 – DCR（Device Control Register）设备控制寄存器总线
CoreConnect
• PLB为总线传输的主要发出者和接受者之间提供高带宽、低延迟的连 接，主要特征有：
– – – – – – – – – – – – – – – 高性能处理器内部总线 交叠的读和写功能（最快每周期两次） 支持分段传输 地址流水（减少延迟） 读和写分开 32~64位数据总线 32位地址空间 支持16~64字节突发传输 支持字节使能 支持仲裁、REQ、GNT和LOCK 延迟和隐藏仲裁 4级仲裁优先权 特殊DMA模式，如快速的从内存到内存 地址和数据状态扼制 延迟计数器
Wishbone
wishbone On-Chip Bus
Wishbone On-Chip Bus片上总线(On-Chip Bus, OCB)存在的意义在于使得SoC中各个CPU Core及IP Core间的互联通讯，对于大规模SoC设计而言是性能瓶颈所在。
目前应用较为广泛的片上总线主要有三种：AMBA(ARM), CoreConnect(IBM), Wishbone(Silicore)。
Wishbone是三种CoreConnect结构中最简单的一种，同时也是在各种OpenSOC中运用的最广泛的片上总线。
可以认为其只考虑片内的设计而不考虑外围扩展接口。
在SoC中CPU Core、Arbiter、DMA Core和Memory Core都直接挂在Wishbone总线上。
对于需求比较单一、结构相对简单的嵌入式应用有先天的优势。
Wishbone也是免费的，使用和修改没有限制。
Wishbone总线规范的目的是作为一种IP核之间的通用接口，因此它定义了一套标准的信号和总线周期，以连接不同的模块，而不是试图去规范IP核的功能和接口。
Wishbone总线采用握手协议。
当MASTER准备好传输数据时置STB_O为高，STB_O将保持高状态直到SLA VE将ACK_I、ERR_I或RTY_I之一置为高，数据传输周期结束。
这种机制下，MASTER 和SLA VE均可控制数据传输速率。
◆所有应用适用于同一种总线体系结构;◆是一种简单紧凑的逻辑IP核硬件接口,只需很少的逻辑单元即可实现;◆时序非常简单;◆主/从结构的总线,支持多个总线主设备;◆8~64位数据总线（可扩充）;◆单周期读写;◆支持所有常用的总线数据传输协议,如单字节读写周期、块传输周期、控制操作及其它的总线事务等;◆支持多种IP核互连网络,如单向总线、双向总线、基于多路互用的互连网络、基于三态的互连网络等;◆支持总线周期的正常结束、重试结束和错误结束;◆使用用户自定义标记（TAG）,确定数据传输类型、中断向量等;◆仲裁器机制由用户自定义;◆独立于硬件技术(FPGA、ASIC、bipolar、MOS等)、IP核类型（软核、固核或硬核）、综合工具、布局和布线技术等。
标准Wishbone协议：流水线Wishbone协议
标准Wishbone协议：流水线Wishbone协议握手发生在主设备和从设备之间。
握手协议是主设备和从设备在握手时所遵守的共同规则。
除了，B3版中的标准模式之外，B4版的Wishbone官方手册中还新增了流水线模式。
下面将依次进行介绍。
标准Wishbone协议如图7所示，当主机准备传输数据时，应将STB_O置位，直到从机将以下任一信号（周期结束信号）置位：ACK_I、ERR_I或者RTY_I。
在每一个时钟（CLK_I）上升沿，系统都会对周期结束信号进行采样。
当任一周期结束信号被置位时，STB_O信号就会被复位。
这就让主机和从机接口都有机会来控制数据的传输速率。
图7 标准总线握手协议，异步从机图8 标准总线握手协议，同步从机允许3.10：在标准模式下，如果从设备保证能够在主设备发起操作时及时做出操作成功的响应，此时ERR_I和RTY_I信号可以不使用，ACK_O信号可以设计为STB_I和CYC_I 信号的逻辑与。
因此ERR_O和RTY_O信号是可选的，而ACK_O信号是必须的。
在点对点连接中，甚至可以将ACK_I信号直接置高。
当存在ERR_O和RTY_O信号，主设备当发现ERR_O和RTY_O信号之一有效时如何进行响应取决于主设备的设计。
注意3.25：在标准模式下，从机接口会置位一个周期结束信号来响应STB_I。
然而，STB_I 信号只有在CYC_I信号有效地时候才有效。
注意3.30：在总线周期期间置位ERR_I信号，会立即结束该周期，意味着从机通知主机在该周期期间发生了错误。
当从机逻辑电路检测到错误，便会置位ERR_I信号。
例如，如果从机使用了奇偶校检，当发生错误时，从机便会通过ERR_I做出反应。
在总线周期期间置位RTY_I信号，也会立即结束该周期，意味着从机通知主机在该周期期间发生了故障（Aborted）。
该信号一般用于共享内存或者总线桥接。
当本地资源处于忙。
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片上总线Wishbone 学习（八）总线周期之单次读操作
异步周期结束方式单次读操作每次操作只完成一次读或者写，是最基本的
总线操作方式。
但是，Wishbone主设备或者从设备也可以不支持单次读/写操作，甚至没有地址和数据总线。
单次读操作如图1。
在时钟上升沿0，主设备将地址信号ADR_O()、TGA_O()放到总线上，将WE_O置为低表示读操作，将适当的SEL_O()信号置高通知从设
备将数据放在数据总线的适当位置，将CYC_O和TGC_O置高表示操作正在
进行，将STB_O置高表示操作开始。
在时钟上升沿1到达之前，从设备检测到主设备发起的操作，将适当的数据
放到主设备的输入信号DAT_I()和TGD_I()，将主设备的ACK_I置高作为对主
设备STB_O的响应。
在时钟上升沿1，主设备发现ACK_I信号为高，将DAT_I()和TGD_I()采样，
并将STB_O和CYC_O置为低表示操作完成。
从设备发现STB_O置低后，也
将主设备的输入信号ACK_I置低。
在图1中，从设备可以上升沿0和上升沿1之间插入任意多个等待周期。
图1Wishbone总线的单次读操作(周期异步结束方式)
同步周期结束方式图2Wishbone总线的单次读操作(周期同步结束方式)在时
钟上升沿0：Master在[ADR_O()]和[TGA_O()]发出有效的地址Master拉低[WE_O]，表明是一个读周期Master发出有效数据选择信号[SEL_O()]表明哪些
数据是有效的Master发出[CYC_O]和[TGC_O()]表明总线周期的开始Master发
出[STB_O]表明操作的开始在时钟上升沿1：Slave检测到主设备发起的操作，。