简易数字信号传输性能分析仪

摘要本系统采用ALTERA公司生产的EP3C25Q240C8FPGA作为控制核心，实现了数字信号传输性能测试，并且能较为准确的显示眼图。

其中，m序列的时钟信号采用PS2键盘输入，可以实现10Hz到1MHz连续可调，伪随机信号采用同轴电缆进行传输信号，实现了峰峰值50mVpp到5V连续可调。

在数字信号分析处理部分实现了输入曼彻斯特编码输入后同步时钟的提取，提取的时钟可以用来触发输入的原始数字信号观察眼图的形状。

在显示部分利用了VGA显示器，在SDRAM做显存配合下实现了波形和其他信息的显示，显示分辨率为800x600，显示效果很清晰，可以实现信号的分辨和其他信息的显示。

输入波形级处理上可以减小随机噪声的影响，整理出数字信号。

关键字：FPGA VGA显示 AD采样 SDRAM一、方案论证本题已经给出了系统框图如图1所示，包括以下几个模块：信号发生模块、低通滤波器、信号叠加模块、数字信号分析电路、显示模块等。

下面就各模块的方案进行比较和论证。

1.信号发生模块按照题目要求，信号发生模块包括数字信号发生器和伪随机信号发生器，要求为m序列。

其中。

数字信号发生器输出要求采用曼彻斯特编码。

方案一：利用传统的硬件电路设计实现：m序列和伪随机信号可使用硬件移位寄存器和多路异或门来设计实现，然而它的两种结构延时大，工作速度低，序列的级数受限制等缺点。

曼彻斯特编码的产生可以用曼彻斯特编解码器，而且这种器件的最高速率只有1MB/s，是对串行信号进行编解码，在电路设计中需要专门的并/串、串/并转换支持，增加了设计成本。

方案二：利用FPGA可编程逻辑器件实现。

FPGA内部为逻辑门电路，应用内部逻辑门产生移位寄存器和异或门来产生m序列和伪随机信号简单易行，具有占用硬件资源较少，实现方便，速度高且级数不受限制等优点。

因此，采用方案二。

2.低通滤波模块方案一：采用无源低通滤波。

无源滤波包括RC和LC滤波，然而无源滤波电路的通带放大倍数及其截止频率都随负载变化而变化，这个缺点常常不符合信号处理要求。

方案二：采用有源滤波。

有源滤波电路一般由RC网络和集成运放组成，可以对输入的信号进行滤波和放大，适用于信号处理。

经比较，因为题目要求滤波器的通带增益在0.2~4范围内可调，所以我们采用有源滤波对信号进行处理。

3.曼码同步时钟提取将AD信号转换为数字信号后，就需要从中提取出同步时钟了。

根据曼码的编码特性，其每位传输中都有一次电平的跳变，所以可以较为容易的提取同步时钟方案一：直接通过中间传输的数据来提取同步时钟。

因为曼码每个码元中间必有一次跳变，所以通过检测跳变边沿间隔长度可以得到两个时间，一为曼码时钟周期的1/2,另一个为曼码时钟周期。

通过程序电路测试即可得出曼码时钟周期，由于每次采样都会有一定的偏差，所以为了满足时钟的统计特性，需要对多次采集的结果进行求和后取平均值为得到的值。

方案二：采用第二种方案与曼彻斯特接收码配合生成同步时钟方案三生成的时钟误差在较长时期内的积累量会造成眼图无法识别，所以缩短时钟的适应长度同时频繁更新时钟便是一种可选方案。

在使用第二种方案生成周期计数后，附加一级输入信号边沿检测跳变判断，综合生成时钟跳变为一种方案。

原理为曼码的跳变沿必定对应着时钟的一个跳变沿，所以可以利用曼码的跳变沿对方案二生成的时钟进行实时重置达到同步的效果。

4.眼图显示模块方案一：采用示波器观察输出的眼图，输出的时钟接外部触发，然后示波器上就显示眼图。

方案二：VGA为FPGA驱动，信号经由AD转换为数字信号送入FPGA经转换后存入SDRAM中，然后多次采样信号叠加显示在VGA显示器上。

此方案可以极大的减少传输后信号转换前走线长度，较为真实的还原原传输线的特性。

但是此方案会带来SDRAM同时用为显存而产生的争用仲裁问题，访存策略会复杂些。

5.电平调整电路方案一：采用模拟开关。

将FPGA的输出端加到模拟开关的控制端，通过控制开关的通断，产生TTL电平的数字信号。

方案二：采用高速运放放大再加电压跟随。

先将输入信号用电阻分压衰减到一定值后再通过比例放大器放大。

根据要求，伪随机信号要求幅度可调，所以我们采用方案二二、理论分析与计算1.低通滤波器模块我们需要设计截止频率为100K、200K、500K的有源低通滤波器，而且滤波器的通带增益在0.2~4范围内可调，所以我们采用无限增益多路反馈滤波电路。

电路图如图2-1所示：图2-1 无限增益多路反馈滤波电路图●滤波器带外衰减计算：根据要求滤波器带外衰减不少于40 dB/十倍频。

理论上采用二阶滤波就可以到到要求，但由于示波器探头的干扰，测量的衰减不明显，所以采用两个2阶滤波器组合构成4阶有源低通滤波。

●截止频率参数计算在图3电路中，当f=0时，和均开路，故通带放大倍数为-=，传递函数为++++=则截止频率为π=，品质因数为=计算时，首先决定基准电容器的CO 容量，由于省去了输入缓冲放大器，所以应尽量选取小的容量。

再根据决定的容量，应用公式计算基准电阻RO 。

下面是截止频率时各元件的计算方法。

===⋅=⨯=+⋅==+=● 滤波器通带参数计算有源滤波的输出增益可调，通过调节图中来改变输出增益值，通过调节两级的参数，可以实现增益0.2~4范围内可调。

2. 数字信号产生模块 ● m 序列产生部分由数字信号的特征方程式f1(x)=++++得，为8级m序列，且=====,====,其8级m序列线性反馈移存器结构如图2-2所示：图2-2 8级m 序列线性反馈移存器结构所示其线性移位寄存器表示为：<=；反馈函数方程式为:<=( xor xor xor )● 伪随机信号产生部分 由数字信号 的特征方程式f2(x)=++++得，为12级伪随机信号，且=====,========,其12级伪随机序列线性反馈移存器结构如图2-2：图2-2 12级伪随机序列线性反馈移存器结构3.数据率的产生FPGA产生时钟普遍采取的方式为计数比较方式，但是这种方式存在一个缺陷，只能生成指定周期整数倍的时钟，不能完全随机指定频率。

本次设计中我们采取了一个改进后的方案，即进行定点小数对比累加方式进行时钟生成，此种方式生成的时钟可以保证在一段时间（取决于定点小数的位数，在此为65536个生成时钟周期）的统计特性上达到小数位数最小步进值乘以生成周期的精度。

虽然无法保证每个周期长度都完全相等，误差在+-主时钟周期（在此为100ns）以内，但只要生成时钟的周期远大于这个值，即可忽略其左右的偏移。

本次设计中此种方案完全满足要求。

4.同步信号提取模块生成的时钟误差在较长时期内的积累量会造成眼图无法识别，所以缩短时钟的适应长度同时频繁更新时钟便是一种可选方案。

在使用第二种方案生成周期计数后，附加一级输入信号边沿检测跳变判断，综合生成时钟跳变为一种方案。

原理为曼码的跳变沿必定对应着时钟的一个跳变沿，所以可以利用曼码的跳变沿对方案二生成的时钟进行实时重置达到同步的效果。

5.眼图显示模块考虑到本次设计显示需求和性能需求，我们选择第二种方案，即由VGA显示所有内容。

采用FPGA芯片可以很好的满足VGA显示的时序要求，同时板上的大容量SDRAM可以充当显存，在满足VGA时序要求的同时还可以留出用来存取其他非显示信息的时间，包括存储的波形等，灵活性很高。

VGA的显示分辨率可以达到800X600，分辨率75Hz，颜色位数12bit，显示效果很清晰，完全满足要求。

波形的显示需要重叠多组，为了反映出重叠点的密集程度，我们采用点计数日光可见光谱过度多色显示方法，通过颜色的不同直接反映出点出现概率的大小，较好的反映出波形的特性。

6.TTL电平调整模块题目中要求信号输出为TTL电平问题，而FPGA的I/O口输出为3.3V电平，所以我们需要把3.3V电平转换为5V电平，设计电路图如图2-3所示图2-3 TTL 电平调整电路我们使用先用100Ω电阻分压，将信号衰减一定的幅度，然后在后面加上运放进行一定比例的同相比例放大，为了提高它的带载能力，在同相放大后面加上电压跟随器，所以只需调节电位器R5就可以使输出的电平从高到低的任意数值变化。

三、 系统电路设计1. 系统组成系统框图如图3-1所示：图3-1 系统结构框图系统主要由7个模块构成：PS2输入模块、数字信号产生模块、电平调整模块、信号叠加模块、数字信号分析模块、VGA 显示模块、SDRAM 控制模块。

系统采用PS2对数据率进行数据输入，然后由FPGA 处理后产生相应的m 序列或曼彻斯特编码，数据率为10到100kbps 连续可调，然后将信号送入低通滤波器，从滤波器输出的信号与隔直的伪随机信号相叠加，送入高速AD 进行信号采集，经过FPGA 处理后，输出同步时钟，当同步时钟接入示波器的外部触发时，将叠加信号送入示波器任一通道，示波器上生成眼图，并且可以在VGA 上显示眼图。

2.各模块电路结构●低通滤波器设计低通滤波器采用4阶无限增益多路反馈滤波电路，图3-1为截止频率为200K时的滤波电路图3-1截止频率为200K时的滤波电路●T TL电平调整电路TTL电平调整电路如图2-3所示，通过改变电位器的电阻值可以使输出的电压值线性变化。

因为电位器后级有放大电路，而运放为±15V供电，所以输出的电平完全能达到100mV到TTL电平变化。

●信号叠加模块系统在伪随机信号的输出端加上了一个隔直电容，把直流偏移隔掉，相当于在那是两个交流信号的叠加，我们采用两级反相比例的加法电路，可以使共模输入电压为0。

电路图如图2-4所示：图2-4 信号叠加模块●AD输入模块本系统采用美国德州仪器的8位半半闪速结构的高阻抗并行AD，它采用CMOS工艺制造，能在高速数据转换的时候能够保持较低功耗，可提供最小20MSPS的采样率。

具体电路图如图2-5所示：图2-5 AD 采样电路显示模块为了达到较好的显示效果和IO 管脚分配的问题，本系统选择了通信协议较为简单的VGA 协议外接显示器显示。

VGA 显示需要较大容量的RAM 作为显示存储器，所以选择开发板上的片外SRAM 作为显存。

文字以软件生成16x16点阵字模形式给出。

为了让输出波形其看起来更连贯，我们采用了波形显示修正方案，将孤立的点连成线。

考虑到SRAM 的容量速度以及显示的要求，选择分辨率为800X600，刷新率为60Hz 。

采取如下控制方案：由VGA 模块生成一个Enable(SRAM 占用)信号，但此信号向外引出，可由其他模块读取。

对于较长时间连续数据可以外用模块外FIFO 作为缓存，而SRAM 控制器专注于写入读取请求处理。

四、 系统程序设计1、数字信号发生电路 如图4-1所示：图4-1 数字信号发生电路2、SDRAM 仲裁状态机如图4-2所示：图4-2 SDRAM仲裁状态机3、曼彻斯特编码同步时钟检测如图4-3所示：图4-3 曼彻斯特编码同步时钟检测五、测试方案与测量结果1.测试仪器数字存储式示波器、函数发生器、数控式线性直流稳压电源2.测试方案及结果m序列时钟信号测试的I/O口引出，然后用示波器观察输出波形的频率，计算与预将FPGA产生设输入波形的频率的误差。