哈工大数电大作业——学号后三位为模的计数器

数字电子技术应用Verilog HDL设计计数器
学院:航天学院
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设计要求：利用Verilog HDL设计一个以自己学号后三位为模的计数器。

设计步骤：首先我的学号后三位为114，因此计数器范围是0到113一共114个数。

然后根据此要求编写功能程序以及激励源的相关程序，第三步在modelsim下进行实验调试，看所编程序能否实现预期功能，然后再把相关实验数据截图记录。

程序代码：
modulejishuqi(out,reset,clk);
output [7:0] out;
inputreset,clk;
reg [7:0] out;
always @(posedgeclk)
begin
if(!reset)out<=8'h00;
else if(out>=113)out=8'h00;
else out<=out+1;
end
endmodule
激励源设置程序：
`timescale 1 ns/ 1 ps
modulejishuqi_test();
regclk;
reg reset;
wire [7:0] out;
jishuqi i1 (
.clk(clk),
.out(out),
.reset(reset)
);
initial
begin
#1 clk=0;
#10 reset=0;
#40 reset=1;
end
always #20 clk=~clk ;
endmodule
Modelsim仿真波形图：
注二进制数01110001化成十进制数为113，因此得到了正确的波形图。

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