EDA复习题终
eda期末考试复习题
eda期末考试复习题EDA期末考试复习题一、选择题（每题2分，共20分）1. EDA（Electronic Design Automation）是指：A. 电子设计自动化B. 电子数据交换C. 电子文档自动化D. 电子设备自动化2. 在EDA工具中，用于设计和仿真数字逻辑电路的软件是：A. MATLABB. VHDLC. SPICED. AutoCAD3. 下列哪个不是硬件描述语言（HDL）？A. VerilogB. VHDLC. C++D. SystemVerilog4. FPGA（Field-Programmable Gate Array）是一种：A. 可编程逻辑器件B. 微处理器C. 存储器D. 网络设备5. 在VHDL中，以下哪个关键字用于定义实体？A. entityB. architectureC. processD. package6. 以下哪个是模拟电路设计中常用的EDA工具？A. Quartus IIB. ModelSimC. CadenceD. Xilinx ISE7. 以下哪个不是数字电路设计中的基本逻辑门？A. ANDB. ORC. NOTD. XOR8. 在VHDL中，以下哪个是并行赋值语句？A. ifB. caseC. loopD. when9. 在EDA设计流程中，仿真验证的目的是：A. 检查电路是否能正常工作B. 检查电路的物理尺寸C. 检查电路的功耗D. 检查电路的散热性能10. 以下哪个不是EDA设计流程中的步骤？A. 电路设计B. 仿真验证C. 版图设计D. 电路测试二、填空题（每空2分，共20分）11. 在VHDL中，用于定义端口的关键字是________。
12. FPGA的编程方式包括________和________。
13. 一个完整的EDA设计流程通常包括________、________、________、________和________。
14. 在数字电路设计中，________是一种用于描述电路行为的建模方式。
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附带：一.问答题1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？•信号赋值语句在进程外作并行语句，并发执行，与语旬所处的位逢无关。
信号赋值语何在进程内或了程序内做顺序语何，按顺序执行，与语句所处的位置冇关。
•信号赋值符号为“<=”变量赋值用“：二”。
信号赋值符号用于信号赋值动作，不立即生效。
变疑，赋值符号用于变量赋值动作，立即生效。
2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？•进程的“敏感信号表”也称做感表, 是进程的激活条件，可山一个或多个信号组成，各信号间以“，”号分隔。
当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语何执行完毕Z后,进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。
3什么是库、程序包、子程序、过程调用和函数调用？•库和程序包用來描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可査询、调用。
子程序由过程和两数组成。
在子程序调用过程屮，过程能返回多个变量，函数只能返回一个变量。
若子程序调用的是一个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。
过程调用、两数调用都是子程序调川。
改错题1.已知sei 为STD LOGTC VECTOR (1 DOWNTO 0) 类型的信号,而a、b、c、d、q均为STD_LOGIC 类型的信号，请判断下面给出的CASE语句程序片段：•CASE sei IS•WHEN “00” =>q<=a；•WHEN “01”=>q<=b；•WHEN "10”=>q<=c：•WHEN “11”=>q<=d；•END CASE；•答案：CASE语句缺“WHEN OTHERS”语句。
EDA技术复习资料(完全版)
EDA技术复习资料一、填空1、EDA设计流程包括设计准备、设计输入、设计处理、和器件编程序四个步骤。
2、EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。
3、EDA的设计输入主要包括文本输入方式、图形输入方式、和波形输入方式。
4、文本输入是指采用硬件描述语言进行电路设计的方式。
5、功能仿真实在设计输入完成以后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。
6、时序仿真实在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又被称为后仿真或延时仿真。
7、当前最流行的并成为IEEE标准的硬件描述语言包括VHDL、和VERILOG HDL。
8、EDA工具大致分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、以及下载器等五个模块。
9、IEEE于1987年将VHDL采纳为IEEE#1076标准。
10、用VHDL语言书写的源文件。
即是程序又是文档，即是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件。
11、用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能快独立存在和独立运行。
12、VDHL设计实体的基本结构由库、程序包、实体、结构体和配臵等部分构成。
13、实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
14、根据VHDL语法规则，在程序中使用的文字、数据对象、数据类型都需要预先定义。
15、VHDL的实体由实体声明部分和结构体组成。
16、VHDL的实体声明部分制订了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。
17、VDHL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
18、在VHDL的端口声明语句中，端口方向包括IN、OUT、INOUT和BUFFER。
19、VHDL的数据型文字包括整数文字、实数文字、以数制基数表示的文字和物理量文字。
EDA复习资料整理版
答案由个人整理，难免有错，仅供参考！！！一、单项选择题：上课讲到的其它知识点，如变量与信号的含义；进程的含义；eda开放流程等；有两三道可能有一定难度。
二、名词解析：ASIC：专用集成电路、FPGA：现场可编程门阵列、IP：知识产权核或知识产权模块、JTAG：联合测试行动组、HDL：硬件描述语言、SOPC：可编程片上系统、PCB：(Process Control Block)进程控制块、RTL：寄存器传输级、LPM：可设置模块库、CPLD：复杂可编程逻辑器件、FSM：有限状态机三、简答题：课本第一、二章后的简答题；另要明白自顶向下设计方法的优缺点。
简答题：第一章的：1-2、1-4、1-5以及“要明白自顶向下设计方法的优缺点”有可能会考，已经去除了两道题目。
第二章的：2-2、2-4（已经去除三道题目）PS：以上信息是在EDA课程答疑时，老师透露出来的，没有在的题目肯定不会考。
答案自己在书上找，by xw.四、VHDL程序改错题：主要偏重语法。
五、编程器：组合逻辑电路：38译码和83编码38译码：library ieee;use ieee.std_logic_1164.all;entity DECODER isPORT(A,B,C: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));end DECODER;architecture A of DECODER isSIGNAL INDATA :STD_LOGIC_VECTOR(2 DOWNTO 0);BEGININDATA<=C&B&A;PROCESS(INDATA)BEGINCASE INDATA ISWHEN "000"=>Y<="00000001";WHEN "001"=>Y<="00000010";WHEN "010"=>Y<="00000100";WHEN "011"=>Y<="00001000";WHEN "100"=>Y<="00010000";WHEN "101"=>Y<="00100000";WHEN "110"=>Y<="01000000";WHEN "111"=>Y<="10000000";WHEN OTHERS=>Y<="00000000";END CASE;END PROCESS;end A;83编码library ieee;use ieee.std_logic_1164.all;entity encode isport(d: in std_logic_vector(7 downto 0);ein : in std_logic;a0n,a1n,a2n,gsn,eon : out std_logic);end encode;architecture behav of encode issignal q : std_logic_vector(2 downto 0);begina0n<=q(0);a1n<=q(1);a2n<=q(2);process(d)beginif ein='1' thenq<="111";gsn<='1';eon<='1';elsif d(7)='0' thenq<="000";gsn<='0';eon<='1';elsif d(6)='0' thenq<="001";gsn<='0';eon<='1';elsif d(5)='0' thenq<="010";gsn<='0';eon<='1';elsif d(4)='0' thenq<="011";gsn<='0';eon<='1';elsif d(3)='0' thenq<="100";gsn<='0';eon<='1';elsif d(2)='0' thenq<="101";gsn<='0';eon<='1';elsif d(1)='0' thenq<="110";gsn<='0';eon<='1';elsif d(0)='0' thenq<="111";gsn<='0';eon<='1';elsif d="11111111" thenq<="111";gsn<='1';eon<='0';end if;end process;end behav;时序逻辑电路：同步计数器与异步计数器（要明白两种计数器的差异）同步计数器：LIBRARY IEEE;--带时钟使能的同步4位二进制减法计数器；use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY count ISPORT(clk,clr,en : IN STD_LOGIC;qa,qb,qc,qd : OUT STD_LOGIC);END count;ARCHITECTURE behav OF count ISSIGNAL count_4 : STD_LOGIC_vector(3 DOWNTO 0);BEGINQa<=count_4(0);Qb<=count_4(1);Qc<=count_4(2);Qd<=count_4(3);PROCESS (clk,clr)BEGINIF(clk'EVENT AND clk ='1') THENIF(clr='1') THENCount_4<="0000";ELSIF(en='1') THENIF(count_4="0000") THENcount_4<="1111";ELSEcount_4<=count_4-'1';END IF;END IF;END IF;END PROCESS;END behav;异步计数器LIBRARY IEEE; --带时钟使能的异步4位二进制加法计数器use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY countA ISPORT(clk,clr,en : IN STD_LOGIC;qa,qb,qc,qd : OUT STD_LOGIC);END countA;ARCHITECTURE example OF countA ISSIGNAL count_4 : STD_LOGIC_vector(3 DOWNTO 0);BEGINQa<=count_4(0);Qb<=count_4(1);Qc<=count_4(2);Qd<=count_4(3);PROCESS (clk,clr)BEGINIF(clr='1') THENCount_4<="0000";ELSIF(clk'EVENT AND clk = '1' ) THENIF(en='1') THENIF(count_4="1111") THENcount_4<="0000";ELSEcount_4<=count_4+'1';END IF;END IF;END IF;END PROCESS;END example;：有限状态机：ppt上的两个图，moore和mealy机（要分清两种类型）看ppt，ppt上的应该是mealy机。
EDA期末复习资料
EDA期末复习资料题型分布1.选择题（分单选，多选题，分数大概占25%）2.名词解释（占20%）3.简答题（占30%）4.综合题（占25%）主要考查章节为1、2章，其中VHDL应用是重点。
其他考查章节有3、6、7章主要为一些概念和应用复习内容一、选择题单选1.VHDL语言中，以下哪一项定义不正确( )A、CONSTANT SIZE：INTERGER；B、SIGNAL temp：STD_LOGIC；C、SIGNAL s0，s1，s2：STD_LOGIC；D、VARIABLE v：STD_LOGIC_VECTOR（3 DOWNTO 0）；2. FPGA的主要构成部分中不包括以下哪一项（）A、逻辑阵列B、输出逻辑宏单元（OLMC）C、嵌入式阵列D、输入输出单元（IOE）3. PLD器件中PLA是（）结构。
A、与阵列固定，或阵列固定B、与阵列固定，或阵列可编程C、与阵列可编程，或阵列固定D、与阵列可编程，或阵列可编程多选1. 在VHDL语言中，以下操作符属于算术操作符的有（）A．MOD B. SLAC．AND D.ABS2.并行信号赋值语句包含哪些形式（）。
A.条件信号赋值语句B.CASE语句C.变量赋值与信号赋值语句D.选择信号赋值语句3. 数据类型std_logic共定义了9种可能取值，以下哪些值属于std_logic的可能取值（ABCD）A．’0’ B. ‘1’C．’Z’ D.‘X’4.两层板包括（ABCD）A．两个信号层top layer和bottom layer B. 机械层mechanical layerC．丝印层top overlay D. 复合层multi-layer5. 以下哪些属于VHDL语言中的并行描述语句（）A．Case语句 B. For-while语句C．元件例化（Component）语句 D. 进程（Process）语句6.下列那些是VHDL的合法标识符（）。
A、data_123B、_nate12C、entityD、mcuse二、名词解释1、ASIC2、FPGA3、乘积项4、PLA5、VHDL6、阻焊7、CPLD 8、查找表9、PAL 10、ERC 11、过孔12、EWB 13、GAL 14、敏感表15、频率分辨率三、简答题1、试讨论PROM、PLA、PAL、CPLD这四种PLD器件其与或阵列结构哪一部分是可以由用户编程决定的？2、CPLD与FPGA在使用上各有什么特点？3、数据类型STD＿LOGIC的定义如下所示：TYPE STD＿LOGIC IS（‘U’，‘X’，‘0’，‘1’，‘Z’，‘W’，‘L’，‘H’，‘－’）；请在括号中任选6个解释其值的含义。
EDA期末考试试题
第一部分：填空题1.一般把EDA技术的发展分为CAD、CAE和EDA三个阶段，并向着ESDA方向发展。
2.EDA技术在应用设计领域主要包含哪四个方面的内容（1）HDL （2）PLD（3）EDA工具软件（4）EDA开发系统。
3．EDA技术的基本特征（1）自顶向下的设计方法；（2）采用硬件描述语言；（3）高层综合和优化；（4）并行工程；（5）开放性和标准化。
4．当前最流行的并成为IEEE标准的硬件描语言是V HDL和Verilog-HDL。
5．什么是PLD？答： PLD，Programmable-Logic-Device，即可编程逻辑器件。
是一种具有内建结构、由用户编程以实现某种逻辑功能的新型逻辑器件。
6．SPLD的基本结构框图是什么？7．一般CPLD器件至少包含可编程逻辑宏单元，可编程I/O单元和可编程内部连线3种基本结构。
一般FPGA器件至少包含可编程逻辑功能块/CLB、IOB/可编程I/O块和PI/可编程内部互连三类可编程资源。
8．用PROM完成半加器/全加器的示意图。
9．使用方框图示意出采用硬件描述语言设计硬件电路进行由上而下的设计的三个层次为：10．可编程逻辑器件的发展趋势在哪5个方面（1）向更大规模、更高集成度的片上系统方向发展（2）向低电压、低功耗的绿色器件方向发展（3）向更高速可预测延时的方向发展（4）向在PLD内嵌入多种功能模块的方向发展（5）向模数混合可编程的方向发展11．目前，在PLD器件制造与生产领域的三大公司为Altera、Xilinx和Lattice 12．FPGA的发明者是Xilinx公司；ISP编程技术的发明者是Lattice公司。
13、目前常见的可编程逻辑器件的编程和配置工艺包括基于E2PROM/Flash技术、基于SRAM查找表的编程单元和基于反熔丝编程单元。
14、基于EPROM、E2PROM和快闪存储（flash）器件的可编程器件，在系统断电后编程信息不丢失15、采用SRAM结构的的可编程器件，在系统断电后编程信息丢失16、V erilog-HDL于1983年推出，是在C语言的基础上演化而来的。
EDA复习题及部分答案
二、名词解释，写出下列缩写的中文（或者英文）含义： 1.FPGA Field－Programmable Gate Array 现场可编程门阵列2 VHDL Very-High-Speed Integrated Circuit Hardware Description Language)甚高速集成电路硬件描述语言3 HDL Hardware Description Language硬件描述语言5 CPLD Complex Programmable Logic Device复杂可编程逻辑器件6 PLD Programmable Logic Device 可编程逻辑器件7 GAL generic array logic通用阵列逻辑8. LAB Logic Array Block逻辑阵列块9. CLB Configurable Logic Block 可配置逻辑模块10 EABEmbedded Array Block 嵌入式阵列块11SOPC System-on-a-Programmable-Chip 可编程片上系统12. LUT Look-Up Table 查找表13. JTAG Joint Test Action Group 联合测试行为组织14.IP Intellectual Property 知识产15.ASIC Application Specific Integrated Circuits 专用集成电路16 .ISP In System Programmable 在系统可编程17. ICR 在电路可重构18. RTL寄存器传输19.EDA电子设计自动化试题一一、简答题第1题：EDA的工程设计流程。
第2题：FPGA和CPLD的开发应用选择应考虑哪些问题？第3题：从适用范围、进程中的赋值行为特性、赋值语句的语法格式三方面比较‚变量‛与‚信号‛。
第4题：(a) 如何描述时钟边沿？(b) VHDL程序代码中的"－－"的语义是什么？(c) 若要使用别的设计者的程序包应当怎么做？二、程序题第1题：分析下列程序段是否有错，如果有请说明错误原因。
eda期末考试试卷
eda期末考试试卷EDA期末考试试卷一、选择题（每题2分，共20分）1. EDA是指：A. 电子设计自动化B. 电子数据交换C. 电子文档分析D. 电子设备应用2. 在EDA工具中，用于绘制电路原理图的软件通常被称为：A. PCB DesignerB. Schematic CaptureC. Logic SimulatorD. Layout Editor3. 下列哪个不是数字逻辑门的基本类型：A. ANDB. ORC. NOTD. XOR4. 以下哪个是EDA工具中用于模拟电路行为的软件：A. VHDLB. VerilogC. RTL SimulatorD. PCB Router5. 在设计一个数字电路时，以下哪项不是设计流程的一部分：A. 需求分析B. 原理图绘制C. 电路板设计D. 手工焊接6. FPGA代表：A. 现场可编程门阵列B. 固定门阵列C. 通用门阵列D. 专用集成电路7. 在VHDL或Verilog中，以下哪个关键字用于定义一个过程：A. processB. moduleC. functionD. package8. 以下哪个是EDA工具中用于生成电路板布局的软件：A. Schematic CaptureB. Layout EditorC. PCB DesignerD. Logic Simulator9. 在数字电路设计中，同步设计和异步设计的主要区别在于：A. 使用的逻辑门类型B. 电路的复杂性C. 时钟信号的使用D. 电路的功耗10. 下列哪个不是常用的PCB设计软件：A. Altium DesignerB. EagleC. KiCadD. MATLAB二、简答题（每题10分，共30分）1. 简述EDA工具在电子设计过程中的作用和重要性。
2. 解释什么是信号完整性，并讨论它在高速电路设计中的重要性。
3. 描述一个典型的数字电路设计流程，并解释每个步骤的目的。
三、计算题（每题15分，共30分）1. 给定一个简单的数字逻辑电路，包含两个输入A和B，一个输出Y。
EDA 考试题目+ 万能版
上次考试题目：（计数器是不同进制）1：计数器流水灯显示2：计数器流水灯显示加蜂鸣器报警3：计数器数码管显示4：计数器数码管显示加蜂鸣器报警5：点阵行显示（某一行的某几个点）6：点阵列显示（某一行的某几个点）7：静态显示8个数8：流水灯EDA考试资料万能终结版---------- 电子1101班昨天晚上才完成这份文档没来得及上传大家见谅！目录1.万能流水灯 (3)2分频模块 (4)3译码器模块 (4)4二选一模块 (5)5计数器模块 (6)6点阵行静态显示 (6)7点阵行动态扫描显示 (7)8点阵列动态扫描显示 (8)9点阵静态显示某一列 (9)10.万能计数器 (11)11.按键 (13)*************************************************************************** 1.万能流水灯，根据给CASE语句中的赋值可以实现各个时间--各种灯的跳变*************************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity led_water isport(clk:in std_logic;qout:out std_logic_vector(7 downto 0));end;architecture a of led_water issignal CQI:integer range 0 to 7 :=0;signal q0 :std_logic:='0';beginprocess(clk)variable count :integer range 0 to 10000000;beginif rising_edge(clk) thenif count<10000000 then count:=count+1;else q0<= NOT q0;count:=0;end if;end if;end process;process(q0)beginif rising_edge(q0) thenif CQI<7 then CQI<=CQI+1;else CQI<=0;end if;case CQI iswhen 0=> qout<="00000001";when 1=> qout<="00000010";when 2=> qout<="00000100";when 3=> qout<="00001000";when 4=> qout<="00010000";when 5=> qout<="00100000";when 6=> qout<="01000000";when 7=> qout<="10000000";end case;end if;end process;end;************************************************************************ 2．分频模块调整count的值就可以得到不同频率的分频器*********************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport ( clk :in std_logic;q :out std_logic);end fenpin;architecture bahave of fenpin issignal q0 :std_logic:='0';beginprocess(clk)variable count :integer range 0 to 10000000;beginif rising_edge(clk) thenif count<10000000 then count:=count+1;else q0<= NOT q0;count:=0;end if;end if;end process;q<=q0;end bahave;***************************************************************************** 3．译码器模块**************************************************************************** library ieee; --库调用use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity decl7s is --实体部分port(bcdin:in std_logic_vector(3 downto 0); --输入bcdinsegout:out std_logic_vector(7 downto 0)); --输出segoutend entity decl7s;architecture bhv of decl7s is --结构体beginprocess(bcdin)begincase bcdin is --以下是共阴数码管的数码显示情况when "0000"=>segout<="00111111";--输入是0时，则数码管上显示0when "0001"=>segout<="00000110";--输入是1时，则数码管上显示1when "0010"=>segout<="01011011";--输入是2时，则数码管上显示2when "0011"=>segout<="01001111";--输入是3时，则数码管上显示3when "0100"=>segout<="01100110";--输入是4时，则数码管上显示4when "0101"=>segout<="01101101";--输入是5时，则数码管上显示5when "0110"=>segout<="01111101";--输入是6时，则数码管上显示6when "0111"=>segout<="00000111";--输入是7时，则数码管上显示7when "1000"=>segout<="01111111";--输入是8时，则数码管上显示8when "1001"=>segout<="01101111";--输入是9时，则数码管上显示9when "1010"=>segout<="01110111";--输入是a时，则数码管上显示awhen "1011"=>segout<="01111100";--输入是b时，则数码管上显示bwhen "1100"=>segout<="00111001";--输入是c时，则数码管上显示cwhen "1101"=>segout<="01011110";--输入是d时，则数码管上显示dwhen "1110"=>segout<="01111001";--输入是e时，则数码管上显示ewhen "1111"=>segout<="01110001";--输入是f时，则数码管上显示fwhen others=>segout<="00000000";end case;end process;end architecture bhv;********************************************************************* 4．二选一模块******************************************************************** library ieee;use ieee.std_logic_1164.all;entity mux2_1 isport(s:in std_logic;bcd:in std_logic_vector(7 downto 0);y:out std_logic_vector(3 downto 0));end mux2_1;architecture bhv of mux2_1 isbeginwith s selecty<=bcd(3 downto 0) when '0',bcd(7 downto 4) when others;end bhv;********************************************************************* 5．计数器模块更改值可以实现不同计数的变化*********************************************************************library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt24 isport(clk:in std_logic;BCD_out:out std_logic_vector(7 downto 0);reset:in std_logic);end cnt24;architecture bhv of cnt24 issignal shi:std_logic_vector(3 downto 0);signal ge:std_logic_vector(3 downto 0);beginprocess(reset,clk)beginif reset='0' thenshi<="0000";ge<="0000";elsif rising_edge(clk) thenif ge=3 and shi=2 then --------------------更改可实现进制改变ge<="0000";shi<="0000";elsif ge=9 thenge<="0000";shi<=shi+1;else ge<=ge+1;end if;BCD_out(7 downto 4)<=shi;BCD_out(3 downto 0)<=ge;end if;end process;end bhv;***************************************************************************** 6．点阵行静态显示通过更改可以显示不同的行***************************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dianzhen isport(din:out std_logic_vector(3 downto 0);lie:out std_logic_vector(15 downto 0));end ;architecture one of dianzhen isbegindin<="0110";lie<=x"ffff";end;***************************************************************************** 7．点阵行动态扫描显示可更改频率***************************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity liushui isport(clk:in std_logic;L:buffer std_logic_vector(15 downto 0);Q:buffer std_logic_vector(3 downto 0));end;architecture one of liushui issignal clk1:std_logic;beginfenpin:process(clk)variable num:integer range 1 to 10000000;beginif falling_edge(clk) thenif num=1000000 thenclk1<=not clk1;num:=1;elsenum:=num+1;end if;end if;end process;xianshi:process(clk1)BEGINL<=X"FFFF";if falling_edge(clk1) thenQ<=Q+1;end if;end process;end one;******************************************************************************* 8点阵列动态扫描显示****************************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity dianzhen isport(clk:in std_logic;--时钟引脚16SLE:buffer std_logic_vector( 3 downto 0);-----选择行（69,70,71,72）L:out std_logic_vector(15 downto 0));----选择列（73,74,75,76,77,83,84,85,91,94, 96,97,98,99,100,103）end;architecture one of dianzhen issignal clk1:std_logic;signal M:std_logic_vector(3 downto 0);beginfenpin:process(clk)variable num:integer :=0;beginif falling_edge(clk) thenif num=30000 thennum:=0;clk1<=not clk1;else num:=num+1;end if;SLE<=SLE+1;end if;end process;xianshi:process(clk1)variable N:integer:=0;beginif falling_edge(clk1) thenif N=15 thenM<=M+1;N:=0;else N:=N+1;end if;end if;end process;zhuanma:process(M)begincase M is--"0000"when "0000"=>L<=X"0001";when "0001"=>L<=X"0002";when "0010"=>L<=X"0004";when "0011"=>L<=X"0008";when "0100"=>L<=X"0010";when "0101"=>L<=X"0020";when "0110"=>L<=X"0040";when "0111"=>L<=X"0080";when "1000"=>L<=X"0100";when "1001"=>L<=X"0200";when "1010"=>L<=X"0400";when "1011"=>L<=X"0800";when "1100"=>L<=X"1000";when "1101"=>L<=X"2000";when "1110"=>L<=X"4000";when "1111"=>L<=X"8000";END CASE;end process;end one;************************************************************************** 9点阵静态显示某一列更改L的值可实现************************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity dianzhen1 isport(clk:in std_logic;--时钟引脚16SLE:buffer std_logic_vector( 3 downto 0);-----选择行（69,70,71,72）L:out std_logic_vector(15 downto 0));----选择列（73,74,75,76,77,83,84,85,91,94,96,97,98,99,100,103）end;architecture one of dianzhen1 issignal clk1:std_logic;signal M:std_logic_vector(3 downto 0);beginfenpin:process(clk)variable num:integer :=0;beginif falling_edge(clk) thenif num=10000 thennum:=0;clk1<=not clk1;else num:=num+1;end if;end if;end process;xianshi:process(clk1)variable N:integer:=0;beginL< =X"0004";if falling_edge(clk1) thenSLE<=SLE+1;end if;end process;end one;*******************************************************************************10.万能计数器更改最大值即可包括蜂鸣器******************************************************************************* library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity smg isport(clk,rst,charge:in std_logic;ala :buffer std_logic;ws:buffer std_logic_vector(2 downto 0);Q:buffer std_logic_vector(6 downto 0));end entity;architecture one of smg issignal clk1,clk2,clk3:std_logic;signal shi,ge,cnt:std_logic_vector(3 downto 0);beginfenpin:process(clk)variable num,num0,num1:integer range 1 to 10000000;beginif falling_edge(clk) thenif num=1000 thenclk1<=not clk1;num:=1;else num:=num+1;end if;if num0=10000000 thenclk2<=not clk2;num0:=1;else num0:=num0+1;end if;if num1=10000 thenclk3<=not clk3;num1:=1;else num1:=num1+1;end if;end if;end process;weixuan:process(clk1)beginif falling_edge(clk1) thenif ws="001" thenws<="000";else ws<=ws+1;end if;end if;end process;jishi:process(clk2,rst,charge)beginif rst='1' thenshi<="0000" ;ge<="0000";elsif charge='1' and falling_edge(clk2) thenif shi="0001" and ge="0110"then-----------------------更改可改变进制（加）shi<="0000";ge<="0000";elsif ge="1001" thenshi<=shi+1;ge<="0000";else ge<=ge+1;end if;elsif charge='0' and falling_edge(clk2) thenif ge>0 thenge<=ge-1;elsif shi>0 and ge="0000" thenshi<=shi-1;ge<="1001";elseshi<="0101";ge<="1001";------------------更改可改变进制（减）end if;end if;end process;alarm:process(clk3,ge)beginif falling_edge(clk3) thenif ge="0000" and shi="0000" then clk3<=not clk3;end if;end if;end process;max2_1:process(ws)beginif ws="000" thencnt<=ge;end if;if ws="001" thencnt<=shi;end if;end process;yima:process(cnt)begincase cnt isWHEN"0000"=>Q<="0111111";WHEN"0001"=>Q<="0000110";WHEN"0010"=>Q<="1011011";WHEN"0011"=>Q<="1001111";WHEN"0100"=>Q<="1100110";WHEN"0101"=>Q<="1101101";WHEN"0110"=>Q<="1111101";WHEN"0111"=>Q<="0000111";WHEN"1000"=>Q<="1111111";WHEN"1001"=>Q<="1101111";WHEN"1010"=>Q<="1110111";WHEN"1011"=>Q<="1111100";WHEN"1100"=>Q<="0111001";WHEN"1101"=>Q<="1011110";WHEN"1110"=>Q<="1111001";WHEN"1111"=>Q<="1110001";WHEN OTHERS=>NULL;end case;end process;end one;******************************************************************************* 11.按键charge是按键rst是加减选择*******************************************************************************library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity smg isport(clk,rst,charge:in std_logic;ws:buffer std_logic_vector(2 downto 0);Q:buffer std_logic_vector(6 downto 0));end entity;architecture one of smg issignal clk1,clk2:std_logic;signal shi,ge,cnt:std_logic_vector(3 downto 0);signal keyin,keyout,q1,q2,q3:STD_LOGIC_VECTOR(3 DOWNTO 0);beginfenpin:process(clk)variable num,num0:integer range 1 to 10000000;beginif falling_edge(clk) thenif num=100000 thenclk1<=not clk1;num:=1;else num:=num+1;end if;if num0=10000000 thenclk2<=not clk2;num0:=1;else num0:=num0+1;end if;end if;end process;weixuan:process(clk1)beginif falling_edge(clk1) thenif ws="001" thenws<="000";else ws<=ws+1;end if;end if;end process;JIANPAN:process(clk1,charge)beginkeyin(0)<=charge;if falling_edge(clk1) thenq1<=keyin;q2<=q1;q3<=q2;end if;keyout<=q1 or q2 or q3;end process;jishi:process(rst,keyout)beginshi<="0011"; ----------------------------------------十位置位if rst='1' and falling_edge(keyout(0)) thenif ge="1001"thenge<="0000";else ge<=ge+1;end if;elsif rst='0' and falling_edge(keyout(0)) thenif ge="0000" thenge<="1001";else ge<=ge-1;end if;end if;end process;max2_1:process(ws)beginif ws="000" thencnt<=ge;end if;if ws="001" thencnt<=shi; ---------------------end if; ----------------------end process;yima:process(cnt)begincase cnt isWHEN"0000"=>Q<="0111111";--0--3FWHEN"0001"=>Q<="0000110";--1--06WHEN"0010"=>Q<="1011011";--2--5BWHEN"0011"=>Q<="1001111";--3--4FWHEN"0100"=>Q<="1100110";--4--66WHEN"0101"=>Q<="1101101";--5--6DWHEN"0110"=>Q<="1111101";--6--7DWHEN"0111"=>Q<="0000111";--7--07WHEN"1000"=>Q<="1111111";--8--7FWHEN"1001"=>Q<="1101111";--9--6FWHEN"1010"=>Q<="1110111";--A--77WHEN"1011"=>Q<="1111100";--B--7CWHEN"1100"=>Q<="0111001";--C--39WHEN"1101"=>Q<="1011110";--D--5EWHEN"1110"=>Q<="1111001";--E--79WHEN"1111"=>Q<="1110001";--F--79WHEN OTHERS=>NULL;end case;end process;end one;企鹅2013年12月27日。
EDA考试复习题目全集.docx
《EDA 技术与项目训练》选择题1. 一个项目的输入输出端口是定义在A o A. 实体中B.结构体中C.任何位置D.进程体 2. 描述项目具有逻辑功能的是_ B ° A. 实体B.结构体C.配置D.进程 3. 关键字ARCHITECTURE 定义的是A 。
A. 结构体B.进程C.实体D.配置 4. MAXPLUSI1中编译VHDL 源程序时要求C 。
A.文件名和实体可不同名B.文件名和实体名无关C.文件名和实体名要相同D.不确定 5. 1987标准的VIIDL 语言对大小写是 D 。
A. 敏感的B.只能用小写C.只能用大写D.不敏感6. 关于1987标准的VHDL 语言中，标识符描述止确的是 _________ 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL 语言中，标识符描述正确的是B 。
A. 下划线可以连用 B.下划线不能连用 C.不能使用下划线 D.可以使用任何字符8. 符合1987VHDL 标准的标识符是 A 。
A. A_2B. A+2C. 2A 9. 符合1987VHDL 标准的标识符是—A 。
A. a 2 3B. a 2C. 2 2 a10. 不符合1987VHDL 标准的标识符是 C 。
A. a_l_inB. a_in_2C. 2_a11. 不符合1987VHDL 标准的标识符是 _________ oA. a2b2B. alblC. ad 1212. VIIDL 语言中变量定义的位置是 D A. 实体中中任何位置 B.实体中特定位置 C.结构体中任何位置D.结构体中特定位置 13. VIIDL 语言中信号定义的位置是 D A. 实体中任何位置 B.实体中特定位置 C.结构体中任何位置D.结构体中特定位置 14. 变量是局部量可以写在 B 。
A. 实体中B.进程中C.线粒体D.种子体中 15・变量和信号的描述正确的是A ___________ oA. 变量赋值号是:二B.信号赋值号是:二C.变量赋值号是〈二D.二者没有区别16・变量和信号的描述正确的是 _____ B 。
EDA技术期末试卷(含答案)
班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题(30分） 1．以下描述错误的是CA ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境B ．Altera 是世界上最大的可编程逻辑器件供应商之一C ．MAX+plusII 是Altera 前一代FPGA/CPLD 集成开发环境QuartusII 的更新换代新产品D ．QuartusII 完全支持VHDL 、Verilog 的设计流程2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 BA ．ModelSimB ．Leonardo SpectrumC ．Active HDLD ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 CA ．ispLSI 系列器件B ．MAX 系列器件C ．XC9500系列器件D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 BA ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线B ．信号的定义范围是结构体、进程C ．除了没有方向说明以外，信号与实体的端口概念是一致的D ．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 BA ．Moore 型状态机其输出是当前状态和所有输入的函数B ．与Moore 型状态机相比,Mealy 型的输出变化要领先一个时钟周期C ．Mealy 型状态机其输出是当前状态的函数D ．以上都不对6．下列标识符中， B 是不合法的标识符.A ．PP0B ．ENDC ．Not_AckD ．sig7．大规模可编程器件主要有FPGA 、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是 C .A ．CPLD 即是现场可编程逻辑器件的英文简称B ．CPLD 是基于查找表结构的可编程逻辑器件C ．早期的CPLD 是从GAL 的结构扩展而来D ．在Altera 公司生产的器件中，FLEX10K 系列属CPLD 结构 8．综合是EDA 设计流程的关键步骤，在下面对综合的描述中, D 是错误的。
eda期末考试题及答案
eda期末考试题及答案EDA期末考试题及答案一、选择题（每题2分，共20分）1. EDA代表的是：A. 电子设计自动化B. 电子数据交换C. 电子文档管理D. 电子设备分析答案：A2. 在EDA中，HDL指的是：A. 高级硬件描述语言B. 硬件描述语言C. 硬件设计语言D. 硬件开发语言答案：B3. 下列哪个不是EDA工具的常见功能？A. 仿真B. 布局C. 布线D. 编程答案：D4. FPGA代表的是：A. 现场可编程门阵列B. 固定可编程门阵列C. 功能可编程门阵列D. 快速可编程门阵列答案：A5. VHDL是一种：A. 编程语言B. 硬件描述语言C. 数据库语言D. 操作系统答案：B6. 以下哪个是EDA软件的典型应用？A. 网页设计B. 游戏开发C. 电子电路设计D. 办公自动化答案：C7. 在EDA设计流程中，综合是指：A. 将设计从逻辑级别转换为门级别B. 将设计从门级别转换为晶体管级别C. 将设计从晶体管级别转换为物理布局D. 将设计从物理布局转换为最终产品答案：A8. 下列哪个是EDA设计中的错误？A. 功能错误B. 语法错误C. 布局错误D. 所有选项都是答案：D9. 以下哪个不是EDA设计中的测试类型？A. 功能测试B. 性能测试C. 压力测试D. 代码测试答案：D10. 在EDA中，后仿真分析是指：A. 在仿真之前进行的分析B. 在仿真之后进行的分析C. 在仿真过程中进行的分析D. 不进行任何分析答案：B二、简答题（每题10分，共30分）1. 请简述EDA在电子设计中的重要性。
答案：EDA（电子设计自动化）是现代电子设计不可或缺的工具，它允许设计师使用软件工具来设计和验证电子系统，从而提高设计效率，减少错误，加快产品上市时间，并且可以设计出更复杂、更高性能的电子系统。
2. 描述一下在EDA设计流程中，仿真的作用是什么？答案：在EDA设计流程中，仿真是一个关键步骤，它允许设计师在实际制造电路之前验证设计的功能和性能。
eda试题及答案
eda试题及答案一、单选题（每题2分，共10分）1. EDA的全称是：A. 电子数据交换B. 电子设计自动化C. 电子文档自动化D. 电子设备自动化答案：B2. 在EDA中，HDL指的是：A. 高级数据语言B. 硬件描述语言C. 硬件设计语言D. 硬件描述逻辑答案：B3. 以下哪个不是EDA软件的主要功能？A. 逻辑综合B. 布局布线C. 编译代码D. 时序分析答案：C4. 在EDA设计流程中，FPGA指的是：A. 现场可编程逻辑阵列B. 固定可编程逻辑阵列C. 现场可编程门阵列D. 固定可编程门阵列答案：C5. 在EDA设计中，仿真测试的目的是：A. 验证设计的正确性B. 优化设计的性能C. 检查设计的安全性D. 以上都是答案：A二、多选题（每题3分，共15分）6. EDA工具通常包括以下哪些功能？A. 原理图捕获B. 波形仿真C. 代码编译D. 硬件调试答案：ABD7. 在EDA设计中，以下哪些是常见的设计阶段？A. 需求分析B. 逻辑设计C. 物理设计D. 测试验证答案：ABCD8. 以下哪些是EDA设计中常用的硬件描述语言？A. VHDLB. VerilogC. C++D. SystemVerilog9. 在EDA设计流程中，以下哪些是布局布线阶段的任务？A. 确定电路的物理布局B. 优化电路的布线C. 进行时序分析D. 编写测试代码答案：ABC10. 以下哪些是FPGA设计的优势？A. 快速原型验证B. 灵活性高C. 成本较低D. 易于集成答案：ABCD三、判断题（每题2分，共10分）11. EDA工具可以完全替代人工进行电路设计。
（）答案：×12. HDL语言可以用来描述数字电路的行为。
（）答案：√13. FPGA设计不需要进行时序分析。
（）答案：×14. EDA设计流程中，仿真测试是最后一步。
（）答案：×15. 逻辑综合是将HDL代码转换为门级网表的过程。
EDA(FPGA)期末考试试题汇总
这是长期总结的EDA期末考试试题试题一1-2与软件描述语言相比，VHDL有什么特点 P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合有哪些类型综合在电子设计自动化中的地位是什么 P5什么是综合答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么答：是核心地位（见图1-3）。
综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。
1-4在EDA技术中，自顶向下的设计方法的重要意义是什么 P7~10答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
EDA考试复习题目全集
E D A考试复习题目全集(总23页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--1. FPGA Field－Programmable Gate Array 现场可编程门阵列2 . VHDL Very-High-Speed Integrated Circuit Hardware Description Language) 甚高速集成电路硬件描述语言3 . HDL Hardware Description Language 硬件描述语言5 CPLD Complex Programmable Logic Device 复杂可编程逻辑器件6 PLD Programmable Logic Device 可编程逻辑器件7 GAL generic array logic 通用阵列逻辑8. LAB Logic Array Block 逻辑阵列块9. CLB Configurable Logic Block 可配置逻辑模块10 EAB Embedded Array Block 嵌入式阵列块11，SOPC System-on-a-Programmable-Chip 可编程片上系统12. LUT Look-Up Table 查找表13. JTAG Joint Test Action Group 联合测试行为组织14.IP Intellectual Property 知识产权15ASIC Application Specific Integrated Circuits 专用集成电路16 ISP In System Programmable 在系统可编程17 ICR In Circuit Re-config 在电路可重构18 RTL Register Transfer Level 寄存器传输19 EDA Electronic Design Automation 电子设计自动化1．信号与变量的区别：信号赋值语句在进程外作为并行语句，并发执行，与语句所处的位置无关。
EDA考试复习题目全集
1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
《EDA技术与项目训练》选择题A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
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《电子设计自动化》复习题一．选择题1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_____C__。
A. CPLD即是现场可编程逻辑器件的英文简称；B. CPLD是基于查找表结构的可编程逻辑器件；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___C______是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；C.综合是纯软件的转换过程，与器件硬件结构无关；D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为_____B_____。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品----掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
4．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___B___。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图输入设计方法也可进行层次化设计。
5．嵌套使用IF语句，其综合结果可实现_____A___。
A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。
6．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___A________。
A. 资源共享B. 流水线设计C.寄存器配平D. 关键路径法7．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
8．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____D______。
A.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。
9．不完整的IF语句，其综合结果可实现___A_____。
A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化___B______。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥11．下列标识符中，____B______是不合法的标识符。
A. State0B. 9moonC. Not_Ack_0D. signall12．关于VHDL中的数字，请找出以下数字中最大的一个：____A______。
A.2#1111_1110#B.8#276#C.10#170#D.16#E#E113．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为____D______。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品----模型库；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
14．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___C____。
A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程。
15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___B________。
A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。
16．下列标识符中，____B______是不合法的标识符。
A. State0B. 9moonC. Not_Ack_0D. signall17．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：BA. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试18. 请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于__A_____A. FPGAB. CPLDC. CPU19. CPLD的可编程是主要基于什么结构：。
DA .查找表（LUT）；B. ROM可编程；C. PAL可编程；D. 与或阵列可编程；20. 流水线设计是一种优化方式，下列哪一项对资源共享描述正确_ C。
A. 面积优化方法，不会有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果D. 速度优化方法，可能会有面积优化效果21. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D_____。
A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ then’stable and not clk = ‘1’ then22. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化____A_____。
A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化23. PLD的可编程主要基于请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于____A_______CPLD 基于_____B_______A. LUT结构或者B. 乘积项结构：24. 下列优化方法中那两种是速度优化方法：____B__________、___D___A. 资源共享B. 流水线C. 串行化D. 关键路径优化25. FPGA的可编程是主要基于什么结构：___A_______A.查找表（LUT）B. ROM可编程C. PAL可编程D. 与或阵列可编程26. 串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：____C_____A. 面积优化方法，同时有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，不会有速度优化效果D. 速度优化方法，可能会有面积优化效果27. 关于VHDL中的数字，请找出以下数字中数值最小的一个：___C_______A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E128.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：____D___A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构29. 基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：____D_____ A．①②③④ B.②①④③C．④③②①D．②④③①核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：____D______A．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B．提供设计的最总产品——模型库C．以可执行文件的形式提交用户，完成了综合的功能块D．都不是31.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：___D____A．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程32．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成，对于信号和变量的说法，哪一个是不正确的：___A______A．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样33. VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：___D____A．IEEE库B．VITAL库C．STD库D．WORK工作库34.下列4个VHDL标识符中正确的是：__D_____A．10#128#B．16#E#E1C．74HC124D．X_16二、EDA名词解释，写出下列缩写的中文（或者英文）含义：1.HDL硬件描述语言2.CPLD复杂可编程逻辑器件3.LUT显示查找表4.ASIC专用集成电路5.SOC单芯片系统6.VHDL 超高速集成电路硬件描述语言7.FPGA 现场可编程门阵列8.RTL 寄存器传输级9.SOPC 单芯片可编程系统10.EAB嵌入式阵列块11.JTAG联合测试工作组12.GAL通用阵列逻辑13.IP知识产权核或知识产权模块14.LPM 参数化模块库15.UART 通用异步守法传输器16.ISP 互联网提供商17.IEEE 电气和电子工程师协会B library库19.EDA 电子设计自动化技术20.Synthesis 分析与综合三．VHDL程序填空：1．下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL6.四、VHDL程序改错：1. 仔细阅读下列程序，回答问题LIBRARY IEEE; -- 1USE -- 2ENTITY LED7SEG IS -- 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4CLK : IN STD_LOGIC; -- 5LED7S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7ARCHITECTURE one OF LED7SEG IS -- 8SIGNAL TMP : STD_LOGIC-vector3 downto 0); -- 9 BEGIN -- 10SYNC : PROCESS(CLK, A) -- 11BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN -- 13TMP <= A; -- 14 END IF; -- 15 END PROCESS; -- 16OUTLED : PROCESS(TMP) -- 17BEGIN -- 18 CASE TMP IS -- 19WHEN "0000" => LED7S <= "0111111"; -- 20WHEN "0001" => LED7S <= "0000110"; -- 21WHEN "0010" => LED7S <= "1011011"; -- 22WHEN "0011" => LED7S <= "1001111"; -- 23WHEN "0100" => LED7S <= "1100110"; -- 24WHEN "0101" => LED7S <= "1101101"; -- 25WHEN "0110" => LED7S <= "1111101"; -- 26WHEN "0111" => LED7S <= "0000111"; -- 27WHEN "1000" => LED7S <= "1111111"; -- 28WHEN "1001" => LED7S <= "1101111"; -- 29When others=>nullEND CASE; -- 30END PROCESS; -- 31END one;在程序中存在两处错误，试指出，并说明理由：修改相应行的程序（如果是缺少语句请指出大致的行数）：2.仔细阅读下列程序，回答问题1 LIBRARY IEEE;2 USE4 ENTITY CNT10 IS5 PORT ( CLK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;7 END CNT10;8 ARCHITECTURE bhv OF CNT10 IS9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);10 BEGIN11 PROCESS (CLK) BEGIN12 IF RISING_EDGE(CLK) begin13 IF Q1 < 9 THEN14 Q1 <= Q1 + 1 ;15 ELSE16 Q1 <= (OTHERS => '0');17 END IF;18 END IF;19 END PROCESS ;20 Q <= Q1;21 END bhv;指出并修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1 行号3：程序改为：：use 错误2 行号12程序改为：if rising-edge(clk) then（2）本题程序为EDA实验中的示例程序，仔细阅读程序，回答问题。