EDA实验二实验报告

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EDA实验报告二

实验三分频器一．实验目的1．设计几个实验要求分频器，并在实验箱上面实现；2．熟悉分频器的功用。

二．所用器件EDA实验箱、EP1K10TC100-3器件。

三．实验说明本实验主要是设计几个分频数值不同的分频器，并在实验板上面观察分频的结果显示。

虽然实验箱频率为多种，而实际使用的时候一个系统最好使用一个时钟，而系统中使用的其他各种频率需要在系统内部用分频器来产生，所以分频器是以后进行各种实验的关键。

本次实验主要用quatusII 的软件示波器来观察分频后的波形。

四．实验要求1．设计一个2 分频器，观察实验结果；2．设计一个28分频器，观察实验结果；3．设计一个210分频器，观察实验结果，并与上面一步的实验结果比较；三个分频器的源程序如下：Library IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY div ISPORT(CLK:IN STD_LOGIC;DIV1024CLK:OUT STD_LOGIC;DIV256CLK:OUT STD_LOGIC;DIV2CLK:OUT STD_LOGIC--2);END;ARCHITECTURE BEHA V OF div ISSIGNAL DIV256CLKTEMP,DIV1024CLKTEMP,DIV2CLKTEMP:STD_LOGIC;BEGINPROCESS(CLK)V ARIABLE DIV1C:STD_LOGIC_VECTOR(1 DOWNTO 0) ;V ARIABLE DIV512C,DIV128C:STD_LOGIC_VECTOR(9 DOWNTO 0);BEGINIF CLK'EVENT AND CLK='1' THENDIV128C:=DIV128C+1;DIV512C:=DIV512C+1;DIV1C:=DIV1C+1;IF DIV128C=128 THENDIV256CLKTEMP<=NOT DIV256CLKTEMP;DIV128C:=(OTHERS=>'0');END IF;IF DIV512C=512 THENDIV1024CLKTEMP<=NOT DIV1024CLKTEMP;DIV512C:=(OTHERS=>'0');END IF;IF DIV1C=1 THENDIV2CLKTEMP<=NOT DIV2CLKTEMP;DIV1C:=(OTHERS=>'0');END IF;END IF;DIV256CLK<=DIV256CLKTEMP;DIV1024CLK<=DIV1024CLKTEMP;DIV2CLK<=DIV2CLKTEMP;END PROCESS;END BEHA V;五．实验结果：仿真显示如下:实验四 8位数码管扫描显示一、实验目的1．学习功能集成的设计方法；2．设计8位扫描数码显示器。

eda实验报告2

实验二多路选择器的设计一、实验目的1、进一步熟悉QUARTUSII软件的使用方法和VHDL输入的全过程。

2、进一步掌握实验系统的使用。

二、实验原理四选一多路选择器的原理如下图及下表，由Sl，S0来选择d0 ，dl ，d2 ，d3的信号，并使其能在Q上输出。

三、实验内容1、用VHDL语言的不同语句分别描述任务选择器，并通过编译仿真比较不同语句描述的区别。

2、通过仿真下载并通过硬件验证实验结果。

四、实验步骤1、打开QUARTUSII软件，新建一个工程。

2、建完工程之后，再新建一个VHDL File。

新建一个VHDL文件的过程如下：1）选择QUARTUSII软件中的File>New命令，出现New对话框。

如图2-2所示。

图2-1 新建设计文件选择窗口2）在New对话框（图2-1）中选择Device Design Files页下的VHDL File，点击OK按钮，打开VHDL编辑器对话框，如图2-2所示。

图2-2 VHDL编辑窗口1、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。

2、编写完VHDL程序后，保存起来。

方法同实验一。

3、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。

4、编译仿真无误后，进行管脚分配，下表是示例程序的管脚分配表。

分配完成后，再进行全编译一次，以使管脚分配生效。

表2-1 端口管脚分配表5、“模式选择键”：按动该键能使实验板产生12种不同的实验电路结构。

本次实验的模式选择到“6”（红色数码管上显示）。

6、用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。

观察实验结果是否与自己的编程思想一致。

五、实验现象与结果当设计文件加载到目标器件后，按键按键开关，LED会按照实验原理中的格雷码输入一一对应的亮或者灭。

六、实验报告1、绘出仿真波形，并作说明。

2、进一步熟悉QUARTUSII软件。

3、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。

EDA-实验报告

实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。

若输入信号高电平数目多于低电平数目，则输出为高，否则为低。

三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。

对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。

四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。

则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。

其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。

EDA实验报告

实验二两位十六进制计数器一、实验目的1、持续熟习 Quartus 环境2、娴熟掌握 VHDL语言设计流程3、认识 Verilog语言的基本使用4、熟习 DE2开发板上的时钟信号就LED显示器的使用二、实验任务1、达成第三章最后的实例，用7 段数码管显示两位16 进制数， clk 输入用FPGA上的 50M信号2、用 Verilog HDL实现 SW输入 4 位二进制数，用 7 段数码管按十进制显示输出同时用 LED灯显示三、实验步骤1、用 VHDL实现两位 16 进制计数器（1）新建 VHDL源文件，命名为，设计实现一位16 进制计数器，其代码如图 2-1 所示。

图 2-1图2-2（2）新建 VHDL源文件，命名为vhdl2s ，设计实现七段数码管译码器，其代码如图 2-2 所示（3）新建 VHDL源文件，命名为 fenpin ，设计实现分频电路，将输入的50MHz 的时钟信号变成 1Hz的时钟信号，其代码如图 2-3 所示图 2-3图2-4（4）新建 VHDL源文件，命名为 my_pkg，将上三步实现的原件例化到my_pkg 程序包中，方便此后使用，其代码如图2-4 所示。

（5）新建 VHDL源文件，命名为 counter16 ，利用已经例化的三个原件实现两位 16 进制计数器及输出到七段数码管显示的电路（如图2-5 ），保存后将其设置为顶层文件，编译查察能否有错误。

图 2-5（6）新建波形文件，给予每个输入端口某种输入信号，保留波形文件，进行功能仿真，察看输出端波形与输入信号关系能否正确。

若不正确，查找问题所在并解决问题；若正确，则进行管脚分派，分派完成后再编译一次使分派奏效，连结 DE2开发板到电脑，将文件下载到开发板进行考证。

2、用 Verilog实现十进制数显示（1）新建 Verilog源文件，实现SW输入4位二进制数，用7段数码管按十进制显示输出同时用LED灯显示，代码如图2-6 所示图 2-6（2）编译成功后，新建波形文件，给予每个输入端口某种输入信号，保留波形文件，进行功能仿真，察看输出端波形与输入信号关系能否正确。

EDA实验报告 (2)

实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。

提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。

通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。

二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。

三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。

四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。

输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。

半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。

全加器有3位输入，分别是加数A、B和一个进位Ci。

将这3个数相加，得出本位和数（全加和数）D和进位数Co。

全加器由两个半加器和一个或门组成。

五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。

设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。

（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。

如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。

（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。

南京理工大学EDA（2）实验报告

南京理⼯⼤学EDA（2）实验报告南京理⼯⼤学EDA(2)实验报告--------多功能数字钟学⽣姓名：林晓峰学号：912104220143 专业：通信⼯程指导教师:2014年12⽉10⽇摘要本次实验利⽤QuartusII7.0软件设计了⼀个具有24⼩时计时、保持、清零、快速校时校分、整点报时、动态显⽰等功能的的多功能数字钟。

并利⽤QuartusII7.0软件对电路进⾏了详细的仿真，同时通过SMART SOPC实验箱对电路的实验结果进⾏验证。

报告分析了整个电路的⼯作原理，还分别说明了设计各⼦模块的⽅案和编辑、仿真、并利⽤波形图验证各⼦模块的过程。

并且介绍了如何将各⼦模块联系起来，合并为总电路。

最后对实验过程中产⽣的问题提出⾃⼰的解决⽅法。

并叙述了本次实验的实验感受与收获。

关键词：QuartusII7.0 多功能数字钟保持清零整点报时校时校分动态显⽰ SMART SOPCAbstractThis experiment uses the QuartusII7.0 software todesign one to have 24 hours time, the maintenance, the reset,the fast timing school minute,the integral point reportstime and so on digital clocks.And using the QuartusII software realizes the multi-purpose digital clock simulation. Through the SmartSOPC experiment box, I confirm the result of this experiment.The report analyzes the electric circuit principle of work,and also illustrates the design of each module and editing, simulation, and the process of using the waveformto testing each Sub module. Meanwhile,it describes how the modules together, combined for a total circuit. Finally the experimental problems arising in the process of presenttheir solutions. And describes the experience and resultof this experiment.Keywords：QuartusII7.0 Digital clock maintenancereset time alarm change minute and hour quickly dynamic display SMART SOPC⽬录封⾯ (1)摘要 (2)Abstract (3)⽬录 (4)1．设计要求 (5)2．实验原理 (6)3．模块电路设计 (7)3.1 脉冲发⽣电路 (7)3.2计数器 (10)3.3计时校正电路 (13)3.4整点报时电路 (17)3.5译码显⽰电路 (18)3.6附加电路 (19)4. 总电路图 (20)5．电路下载 (20)6．实验感想和收获 (21)6.1遇到的问题与解决⽅案 (22)6.2收获与感受 (23)6.3期望及要求 (23)7. 参考⽂献 (23)1.设计要求本次EDA设计利⽤Quartus II7.0软件设计⼀个多功能数字钟，并下载到Smart SOPC实验系统中进⾏验证。

EDA 实验2简单分频时序逻辑电路设计实验报告

时序电路设计实验目的:1．掌握条件语句在简单时序模块设计中的使用。

2．学习在Verilog模块中应用计数器。

实验环境:Windows 7、MAX+PlusⅡ10等。

实验内容:1．模为60的8421BCD码加法计数器的文本设计及仿真。

2．BCD码—七段数码管显示译码器的文本设计及仿真。

3．用For语句设计和仿真七人投票表决器。

4．1/20分频器的文本设计及仿真。

实验过程:一、模为60的8421BCD码加法计数器的文本设计及仿真：（1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。

图5.1 新建文本（2）另存为Verilog编辑文件，命名为“count60.v”如图5.2所示。

（3）在编辑窗口中输入程序，如图5.3所示。

图5.2 另存为.V编辑文件图5.4 设置当前仿真的文本设计图5.3 模为60的8421BCD码加法计数器的设计代码（4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为当前项目。

按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在Files 框内，选择当前的设计文件。

选择“OK”。

如图5.4所示。

（5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现如图5.5的编译器窗口。

图5.5 编译器窗口选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。

（6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。

（7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，出现如图5.6所示的选择信号结点对话框。

EDA实验报告2_2位十进制频率计

EDA技术与应用实验报告
姓名
学号
专业年级
电子信息工程
实验题目
2位十进制数字频率计的设计
实验目的
1.熟悉原理图输入法中74系列等宏功能元件的试用方法，掌握复杂的原理图层次化设计技术和数字系统设计方法
2.完成2位十进制频率计的设计，学会利用实验系统板上的FPGAຫໍສະໝຸດ 证较复杂设计项目的方法实验原理
该频率计由三个模块构成
1.2位十进制计数器count_8.bdf的时序仿真波形中，q[3..0]由0递增到9，进位输出给高位q[7..4]，待q[7..4]计数到9，cout产生进位信号。
2.10分频器frep.vhdl输出outclk做为测频时序控制电路模块的控制信号输入，产生的count_8的计数使能信号CNT_EN（<= enb）有如下关系CNT_EN = 8Xoutclk。
4.测频时序控制电路模块
按一定的时序产生三个控制信号CNT_EN（<=ENB(count_8)）、CLR（<=CLR(count_8)）、LOCK（<=CLK(74374)），完成计数、清零、锁存功能。实验板只提供22.1184MHz时钟输入端，因此须再设计一个分频器frep.bdf将F_IN端频率进行10分频，接入ft_ctro.bdf的CLK（测评控制时钟）端。
3.数码管的理论显示值为N = ToutclkXNTCNT_EN/F_IN，其中F_IN为待测频率，NTCNT_EN= 8，Toutclk为十分频后的输出信号outclk的周期。待测频率稳定后，74248译码输出分别为H[6..0] = 16#7F#，L[6..0] = 16#7E#，数码管显示即为80，硬件验证结果与预期相符。
2.用vhdl文本输入法十分频电路frep.vhdl的设计，创建projet，编译仿真，给出时序波形，并形成frep.bsf符号入库。

EDA实验报告2

EDA 第二次试验报告一、实验目的：利用QuartusII 软件，采取VHDL 语言编程和LPM 实现的方式设计比较电路，从而熟悉硬件描述语言和LPM 元件定制。

二、实验设计方案： 1、原理说明：当输入两位二进制数A 和B ，设A=A2A1,B=B2B1。

首先从高位开始比较，即比较A2、B2大小。

若A2>B2,则输出F1为1；若A2<B2,则输出F2为1。

当A2=B2时，则再比较低位A1、B1大小，若A1=B1,则输出F3为1。

2、结构框图：三、实验过程：比较电路：设计一个能实现两个二位数比较的电路，如下图所示，根据A 数是否大于、小于、等于B 数，相应输出端F1、F2、F3为1，设 A=A2A1，B=B2B1，当A2A1>B=B2B1时，F1为1；A2A1<B=B2B1时，F2为1；A2A1=B=B2B1时，F3为1。

VHDL 实现：1、新建工程所在的文件夹名称为bijiao 、工程名为bijiao 、顶层实体名称为bijiao ，之后再新建VHDL 文件，以下为其编译并通过的代码： library IEEE;use IEEE.std_logic_1164.all; entity bijiao is二位数据Ａ二位数据ＢLPM 定制实现比较电路 VHDL 实现比较电路输出F1或F2或F3结果波形仿真验证硬件试验箱验证比较电路A2 A1 B2B1F1 F2 F3> < =port( a2,a1:in STD_LOGIC; b2,b1:in STD_LOGIC; f1,f2:buffer STD_LOGIC; f3:out STD_LOGIC); end bijiao;architecture bijiao_arch of bijiao is beginf1<=(a2 and(not b2)) or (a1 and(not b1)and a2) or (a1 and(not b1)and (not b2));f2<=(( not a2) and b2) or (( not a2) and ( not a1)and b1) or ((not a1) and b1 and b2);f3<=not( f1 or f2);end bijiao_arch;VHDL 分析调试工具RTL viewer:2、新建波形文件进行波形仿真：功能仿真结果：a1.b1.c1a2'.b2a1'.a2'.b1a2'.b2a1.b1'a1.a2.b1'(a2’.b2)+(a2’.a1’.b1)+(a1’.b1.b2)a1.b1’.b2’(a2.b2’)+(a1.b1’.a2)+(a1.b1’.b2’)(f1+f2)’参数设置：输入数据A （a2a1）的参数设置：End Time ：2.0 us Gard Size: 400ns 输入数据B （b2b1）的参数设置：End Time ：2.0 us Gard Size: 100ns 信号A 、B 的属性：二进制输出端属性：二进制图示结论：当A 输入为00时,若B 也为00,则f1f2f3显示结果为001，其表示f3为1，即A=B ；当A 输入为00时,若B 为01、10、11,则f1f2f3显示结果为010，其表示f2为1，即A=<B ；当A 输入为01时,若B 为00,则f1f2f3显示结果为100，其表示f1为1，即A>B ；时序仿真结果：当输入由某一种取值组合变成另一种取值组合时，由于竞争使得电路产生了与稳态输出不同的、暂时的错误输出，即为冒险。

EDA实验报告xianxi

数字电路EDA可编程逻辑实验报告学院：电子工程学院班级：学号：姓名：西安邮电大学电子工程学院电工电子实验教学部实验二：用原理图输入法设计门电路实验目的：1.进一步掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+plus的操作。

2.学会利用软件仿真和实现用硬件对数字电路的逻辑功能进行验证和分析。

3.学习初步的VHDL程序设计方法。

器材：PC实验内容：实现1、F=a∙b2、F=a b3、F=A⊕B4、F=abc d实验结果：1、F=a∙b源程序：library ieee;use ieee.std_logic_1164.all;entity and2 isport(a,b:in std_logic;y:out std_logic);end;architecture rel_1 of and2 isbeginy<=a and b;end;仿真结果：2、F=a b源程序：library ieee;use ieee.std_logic_1164.all; entity nand2 isport(a,b:in std_logic;y:out std_logic); end;architecture rel_1 of nand2 is beginy<=a nand b;end;仿真结果：3、F=A⊕B源程序：library ieee;use ieee.std_logic_1164.all; entity xor2 isport(a,b:in std_logic;y:out std_logic); end;architecture rel_1 of xor2 is beginy<=a xor b;end;仿真结果：4、F=abc d源程序：library ieee;use ieee.std_logic_1164.all; entity yhf isport(a,b,c,d:in std_logic;F:out std_logic); end;architecture rel_1 of yhf is signal g,h,y:std_logic; beging<=not a and b and c;h<=not d;y<=g or h;F<=y;end;仿真结果：实验小结：本实验为第一次EDA实验，不免有些兴奋和好奇，加之老师讲的比较好，所以基本上没有遇到什么问题。

南京理工大学EDA2实验报告

南京理工大学EDA(二)实验报告学号：姓名：学院：指导老师：时间: 2014年11月30日摘要：本实验通过使用 QuartusⅡ软件，并结合数字逻辑电路的知识设计多功能数字钟，可以实现正常的时、分、秒的计数功能，分别由六个数码管显示计时，可以利用开关实现系统的计时保持、清零和校分、校时、校星期的功能。

同时，该电路系统还可以完成在59'53'', 59'55'', 59'57''低音报时, 59'59''高音报时的基本功能。

在此基础上，本实验还设计了扩展功能，包括星期计时、校星期以及通过开关与门电路切换到秒表计时的功能。

我原本还尝试设计闹钟的功能，但是闹钟的扩展功能还不够完善，目前完成了切换显示部分，但是报时还存在缺陷。

在利用 QuartusⅡ进行相应的设计、仿真、调试后下载到 SmartSOPC 实验系统上验证设计的正确性。

关键词：QuartusII，数字钟，分频，计时显示，保持清零，校分校时校星期，报时，星期计数，秒表Abstract：This experiment is based on QuartusⅡ，with the help of knowledge regarding the digital logic circuits and system design,to design a multifunctional digital clock. The basic function of the multifunctional digital clock is a 24-hour timer, and the exact time can be showed by six led lights. Also we can achieve the functions like time keeping, clearing and time and week adjusting by using the switches. Beyond the basic function, I improved the multifunctional digital clock and it can beep in low frequency at 59'53'', 59'55'', 59'57'' and in high frequency at 59'59''. Based onthis the basic design,I also design extra functions,including week timer ,week-time adusting and the stopwatch which can be exchanged by using the switchs and several circuits of logic and doors.Also I intended to design the alarm clock.，but unfortunately，the extra function of alarm clock is not perfect.Currently,I just have finished the functions containing the parts of exchange and display.But the part of beeping still needs improved.All the designing and simulating work are based on QuartusⅡ. After all the work finished on computer, I downloaded the final circuit to SmartSOPC experiment system to test the accuracy of the design.Key words: QuartusⅡ, digital clock ，reckon by time and display，time keeping and clearing, time adjusting, chiming, week timer，stopwatch目录一、题目简介 (5)二、设计要求 (5)三、方案论证 (5)四、设计原理 (6)1 脉冲发生器 (6)2 计数器设计 (9)3 计时电路、校正电路 (12)4 报时电路 (15)5 译码显示器 (16)五、附加功能 (18)1 星期功能 (18)2 秒表功能 (18)3 倒计时器 (18)4 开关复用 (19)5 切换电路............................................................................................. 错误!未定义书签。

东南大学通信电子线路EDA实验2

通信电子线路仿真实验实验报告2.2简单通信收发机系统仿真实验一、实验目的（1）了解对通信电子系统进行系统级仿真工程设计方法；（2）进一步理解收发机的工作原理；（3）熟悉使用Simulink软件进行通信系统仿真的基本方法。

二、实验内容：1.系统搭建：2.波形：（1）射频频谱（2）载频频谱（3）第一次混频（4）最终输出3.思考调制频率为100Hz，第一次载频频率为140Hz，调制后频谱发生搬移；第二次载频也为140Hz，通过一个带通滤波器后又将频谱搬移回来了。

2.6 数字调制与解调实验一、实验目的（1）了解数字调制与解调的基本知识；（2）学习ASK、FSK、PSK的基本知识；（3）学习使用数字调制与解调方式进行MATLAB仿真与相关分析。

二、实验内容1.二进制数字调制与解调（1）2ASK，2PSK，BPSK输出波形（2）二进制差分移相键控2DPSK2.多进制数字调制与解调（1）用matlab编程实现对QPSK信号的调制和解调（2）用matlab编程实现对QAM信号的调制和解调3.代码：2.7低噪声放大器仿真实验一、实验目的（1）了解低噪放大器的工作原理；（2）掌握双极性晶体管放大器的工程设计方法；（3）掌握低噪声放大器基本参数的测量方法；（4）熟悉Multisum软件的高级分析功能，并分析高频电路的性能。

二、实验内容1．1MHz LNA（1）电路图（2）示波器波形（3）直流分析（4）噪声分析（5）交流分析2.100MHz LNA（1）电路图（2）示波器波形（3）直流分析（4）噪声分析（5）交流分析3.思考题（1）比较100MHz LNA 的输入信号频率为100MHz时，所获得的噪声系数与1MHz LNA的输入信号频率为1MHz相同幅度信号时的噪声系数的区别，并对差异的原因进行探讨。

1MHz的噪声为0.23694dB,100MHz 的噪声为12.083dB,显然高频信号的噪声要远大于低频。

因为高频的噪声系数要比低频的大。

eda实验报告

实验二用图形法设计模为12的同步计数器一、实验目的：掌握MAXPLU SⅡ的图形输入法和仿真过程（1）掌握图形输入法（2）熟悉仿真方法（3）理解时序仿真（4）掌握用图形编辑法实现组合逻辑电路设计思想。

二、实验内容：用图形法设计模为12的同步计数器三、实验设计及步骤：1、新建“grap”文件，绘制实验原理图。

实验原理图如下：实验的截图如下图：2、通过编译之后进行项目检验，没有错误。

3、建立波形输入文件（也称仿真器通道文件SCF）（1）在File 菜单里面选择New 打开新建文件类型对话框。

选择Waveform Editor File 项单击OK。

（2）在波形编辑器窗口的Name下单击鼠标右键，出现浮动的菜单，选择Enter Nodes from SNF...可以打开“从SNF文件输入观测点”的对话框。

（3）在Type区选择Input和Output，在默认的情况下是打开的，单击List按钮，可在Available Nodes & Groups区看到设计文件中使用的输入/输出信号，单击=>按钮可以将这些信号选择到Selected Nodes & Groups区。

单击OK按钮，关闭对话框即可看到波形编辑窗口，将此波形文件保存为默认名。

波形编辑器窗口Name的浮动菜单4、右键，在出现的对话框中选择“enter nodes from snf”，将所有的选项导入到波形中。

列出输入/输出信号波形文件中的输入输出信号（1）在模为12的计数器中，我们将信号“en”从头到尾，即从0ns到1000ns赋值为‘1’。

选中信号“en”，单击“Name”区中的“en”信号，可看见“en”信号变为黑色，表示被选中；单击即可将“en”信号赋为‘1’（2）采用同样的方式可将信号“clear”从0ns到1000ns赋值为“1”，为观察其清零的作用，将在240ns到300ns之间将其赋值为“0”（因为该信号低电平有效将鼠标移到“clear”信号的240ns处按住鼠标左键并向右拖动鼠标300ns处，松开鼠标左键可以看到这段区域为黑色，被选中，单击工具条中的即可。

EDA实验实验报告2

EDA实验实验报告学号：姓名：彭文勇院系：微电子技术系专业：嵌入式教师：李海2010年12月实验一一位全加器的设计实验地点：第二实验楼405同组人员：孙腾坤一、实验目的通过次实验我们逐步了解、熟悉和掌握FPGA开发软件Quartus II 的使用及Verilog HDL的编程方法。

学习用Verilog HDL语言以不同的方式来描述1位全加器及电路的设计仿真和硬件测试。

二、实验原理和内容本实验的内容是建立一个1位全加器。

具体内容包括：（1）使用Quartus II建立工程、编写程序；（2）进行波形仿真验证；（3）进行硬件测试。

通过SmartSOPC试验箱上的按键KEY1~KEY3输入信号，分别为A、B和cin,并通过LED1~ＬＥＤ３指示相应的状态。

输出Ｓｕｍ和ｃｏｕｔ通过LED7和LED8指示（灯亮表示输入或输出为“1”）。

三、实验步骤（1）启动Quartus II建立一个空白工程，然后命名为full_add。

（2）新建Verilog HDL源文件full_add.v，输入程序代码并保存，然后进行综合编译。

若在编译过程中发现错误，则找出并更正错误，直至编译成功为止，并生成图形符号文件full_add.bdf。

（3）波形仿真验证。

（4）新建图形设计文件命名为full_add.bdf并保存。

微电子技术系（5）选择目标器件并对相应的引脚进行锁定，我们选Altera公司Cyclone系列的EP1C6Q240C8芯片，引脚锁定方法参考实验书后面的附录A引脚分配。

将为使用的引脚设置为三态输入（一定要设置否则可能损坏芯片）。

（6）将full_add.bdf设置为顶层实体。

对该工程文件进行全程便已处理。

若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。

（7）将跳线短接帽调解到JP6的KEY1~KEY3、LED0~ＬＥＤ２、LED6和ＬＥＤ７，使KEY1~KEY3、LED１~ＬＥＤ３、LED７、LED８与芯片对应的引脚相连。

eda实验报告 (2)

EDA实验报告实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。

2．学习使用原理图进行设计输入。

3．初步掌握器件设计输入、编译、仿真和编程的过程。

4．学习实验开发系统的使用方法。

二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。

实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。

本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。

实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。

例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。

学会管脚锁定以及编程下载的方法等。

四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。

五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：五、实验总结本次实验主要是熟悉Quartus2的具体操作，按照书上的操作进行，不过在这过程中也遇到不少问题，虽然错了这么多次，不过对Quartus2的各个工具也十分熟悉了；同时也加深通过VHDL语言来实现组合电路的理解。

实验2 计数器设计一、实验目的计数器是实际中最为常用的时序电路模块之一，本实验的主要目的是掌握使用HDL描述计数器类型模块的基本方法。

二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台5．其他器材与材料若干三、实验说明计数器是数字电路系统中最重要的功能模块之一，设计时可以采用原理图或HDL语言完成。

下载验证时的计数时钟可选连续或单脉冲，并用数码管显示计数值。

eda2实验报告

南京理工大学EDA设计（II）实验报告摘要本篇报告主要阐述了EDA实验中多功能数字钟的设计制作过程，此多功能数字钟具有计时、校准、保持清零、整点报时、及星期显示等多种功能。

设计过程中采用层次化的设计方法，按功能将数字钟划分为多个模块，最终将各个模块有序组合完成整个设计要求。

其中采用框图设计各功能模块中的数字逻辑电路，在QuartusⅡ7.1中完成模块的功能仿真测试，最终将电路下载Cyclone Ⅲ系列芯片中的EP3C25F324C8芯片中实现数字钟的功能。

关键词多功能数字钟层次化Block Diagram 仿真测试AbstractThis report mainly addressed the process of designing the multi-functional digital clock of the EDA experimen .The multi-functional digital clock has the function of timing, calibration, keeping and clearing, the whole point timekeeping, and week display.The whole designing progress used the method of hierarchical.According to the functions,thedigitial clock was divided into several modules,eventually complete the design requirements with the combination of each module.It must be mentioned that the Block Diagram was used to describe the digital logic circuits.The functional simulation was completed under the environment of QuartusⅡ7.1.At last,it was downladed to EP3C25F324C8 chip of Cyclone Ⅲto achieve the function of multi-functional digital clock.Keywords multi-functional digital clock Hierarchical Block Diagram simulation目录一、设计要求说明 (4)二、方案论证 (4)三、子模块设计原理 (5)3.1 脉冲发生电路 (5)3.2 校分计时电路 (9)3.3 报时电路 (14)3.4 译码显示电路 (16)3.5 清零、保持功能 (18)3.6 总电路 (18)3.7 引脚设计 (19)四、调试 (19)五、编程下载 (19)六、结论 (20)七、附加电路 (20)八、实验感想 (20)参考文献 (21)多功能数字钟一、设计要求说明利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。

EDA实验报告2

实验二模十状态机与7段译码器显示一、实验目的：通过设计频率可选的模十状态机以及7段译码电路以进一步掌握VHDL硬件描述语言。

二、实验流程：本设计有分频器、多路选择器、状态机和译码器。

时钟输入作为分频器的输入，输出时钟分别为2分频、4分频、8分频和16分频；四个频率的时钟信号由4选1的多路选择器选择其中之一作为状态机的时钟输入；使用选中的时钟频率作为输入驱动状态机按照以下的次序输出：0->2->5->6->1->9->4->8->7->3->0的顺序输出；使用此输出作为驱动输入到7段译码器的显示逻辑。

（可以参考课本125页程序）对本程序进行编译，编译成功，编译报告如下图所示：功能仿真结果：总体仿真结果RST有效和二分频结果四分频结果八分频结果十六分频结果实验结果分析：通过上面的功能仿真，可以看出本例实现了一个频率可选的模十状态机，并且通过七段译码器显示输出逻辑。

在本例中，时钟输入作为分频器的输入，分频器的四个输出端分别为2分频、4分频、8分频和16分频；四个频率的时钟信号由4选1的多路选择器选择其中之一作为状态机的时钟输入；使用选中的时钟频率作为输入驱动状态机按照以下的次序输出：0->2->5->6->1->9->4->8->7->3->0的顺序输出；使用此输出作为驱动输入到7段译码器的显示逻辑。

在功能仿真的波形图中，可以看出，随着sel信号（多路选择器的控制输入端）的不同，输入的时钟信号的频率不同。

在选中的时钟频率下，状态机按照0->2->5->6->1->9->4->8->7->3->0的顺序输出。

在sel信号为00时，时钟频率为二分频，即看到一个完整的状态需要两个完整的时钟周期。

在sel信号为01时，时钟频率为四分频，看到一个完整的状态需要经历四个完整的时钟周期；当sel为10时，时钟频率为八分频，看到一个完整的状态信号需要八个完整的时钟周期；当sel为11时，时钟频率为十六分频，看到一个完整的状态信号需要十六个完整的时钟周期。

(完整word版)EDA实验报告-实验2-数码管扫描显示电路

暨南大学本科实验报告专用纸课程名称 EDA 实验成绩评定实验项目名称数码管扫描显示电路指导教师郭江陵实验项目编号 02 实验项目类型验证实验地点 B305 学院电气信息学院系专业物联网工程组号: A6一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208）。

EDAPRO/240H 实验仪主板的VCCINT 跳线器右跳设定为3。

3V ； EDAPRO/240H 实验仪主板的VCCIO 跳线器组中“VCCIO3.3V"应短接，其余VCCIO 均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT 跳线器组设定为2。

5V ；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO 跳线器组设定为3。

3V 。

请参考前面第二章中关于“电源模块"的说明。

二、实验目的1、了解时序电路设计。

2、制作一个数码管显示的7段译码电路，以备以后调用.三、实验原理在电子电路显示部分里,发光二极管(LED)、七段显示数码管、液晶显示(LCD)均是十分常见的人机接口电路.通常点亮一个LED 所需的电流在5～20mA 之间，电流愈大，LED 的亮度也高,相对的使用寿命也愈短。

若以10mA 导通电流来估算一个接5V 的串接电阻值计算应为：(5－1.6）/10mA ≈0.34K Ω。

七段显示数码管分为共阳、共阴二种极性。

它们等效成八个LED 相连电路。

共阴极七段显示器的LED位置定义和等效电路共阴极七段显示码十六进制转换表四、实验内容用拨码开关产生8421BCD码，CPLD器件产生译码及扫描电路，把BCD码显示在LED数码管上，通过改变扫描频率观察数码管刷新效果。

五、实验要求学习在MAX+PLUS II中使用VHDL设计功能模块，并将所生成的功能模块转换成MAX+PLUS II原理图的符号库，以便在使用原理图时调用该库。

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