针对高速数据转换器的最新高速JESD204B标准带来了验证挑战
JESD204B解决方案 简化FPGA和高速数据转换器的集成
JESD204B 解决方案简化FPGA 和高速数据转换器
的集成
2014 年1 月24 号，北京Altera 公司（Nasdaq：ALTR）今天宣布，开始提供多种JESD204B 解决方案，设计用于在使用了最新JEDEC JESD204B 标准的系统中简化Altera FPGA 和高速数据转换器的集成。
很多应用都使用了这一接口标准，包括雷达、无线射频前端、医疗成像设备、软件
无线电，以及工业应用等。
Altera 的JESD204B 解决方案包括工业最新数据
转换器的知识产权（IP）内核、参考设计、开发板和互操作性报告等。
可以
通过在线资源中心获得这些非常全面的JESD204B 资源，用户利用这些资源
可以马上开始基于JESD204B 的串行接口的开发工作，而设计人员能够灵活
的选择最符合系统功耗和性能需求的FPGA 和数据转换器。
JESD204B 是高速串行接口标准，采用FPGA 和模数转换器（ADC）以及数模转换器（DAC）时，极大的简化了电路板设计。
Altera 与
主要的数据转换器供应商进行了器件互操作性验证，包括，模拟器件公司，
以及德州仪器公司（TI），并主动与很多其他数据转换器公司进行互操作性验证，从而扩展了产品供应。
Altera 提供的JESD204B 解决方案支持其最新的28 nm 产品，包括高性能StraTIx® V FPGA；中端Arria® V FPGA 和SoC；低功耗、低成本Cyclone® V FPGA 和SoC。
抓住JESD204B接口功能的关键问题
抓住JESD204B接口功能的关键问题作者：Anthony Desimone来源：《今日电子》2013年第06期JESD204B是最近批准的JEDEC标准，用于转换器与数字处理器件之间的串行数据接口。
它是第三代标准，解决了先前版本的一些缺陷。
该接口的优势包括：数据接口路由所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小。
多家供应商的新型模拟/数字转换器采用此接口，如ADI公司的AD9250。
与现有接口格式和协议相比，JESD204B更复杂、更微妙，必须克服一些困难才能实现其优势。
像任何其他标准一样，要使该接口比单倍数据速率或双倍数据速率CMOS/LVDS等常用接口更受欢迎，它必须能无缝地工作。
虽然JESD204B标准是由JEDEC制定，但某些特定信息仍需要阐明，或者可能分散于多种参考文献。
另外，如果有一个简明的指南能概要说明该标准、工作原理以及如何排除故障，无疑对使用者将极为有帮助。
本文阐释JESD204B标准的ADC与FPGA的接口，如何判断其是否正常工作，以及可能更重要的是，如何在有问题时排除故障。
本文讨论的故障排除技术可以采用常用的测试与测量设备，包括示波器和逻辑分析仪，以及Xilinx ChipScope或Altera SignalTap等软件工具。
同时阐明了接口信号传输，以便能够利用一种或多种方法实现信号传输的可视化。
JESD204B概述JESD204B标准提供一种将一个或多个数据转换器与数字信号处理器件接口的方法（通常是ADC或DAC与FPGA接口），相比于通常的并行数据传输，这是一种更高速度的串行接口。
该接口速度高达12.5Gbps/通道，使用帧串行数据链路及嵌入式时钟和对齐字符。
它减少了器件之间的走线数量，降低了走线匹配要求，并消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。
由于链路需要在数据传输之前建立，因此存在新的挑战，必须采用新的技术来确定接口是否正常工作，以及在接口故障时怎么办。
选择合适的转换器：JESD204B与LVDS对比
选择合适的转换器：JESD204B与LVDS对比按照最新JESD204B标准构建的转换器十分适合新型高速。
在采纳这些器件举行设计时，应考虑I/O注重事项。
随着数据转换器架构和FPGA不断采纳更高级更小型化几何体，系统设计人员濒临着新的数据接口挑战。
更小工艺几何体支持更高带宽转换器在不断提高的辨别率及速度下运行，其可实现更高的数据吞吐量。
而且，它们还可提供更高的串行/解串（串行解串器）速率，以适应在以前较大几何体上无法实现的带宽占用。
更小的工艺几何体也可实现将更多的数据转换器集成在单个器件中。
这些数据转换器的接口解决计划不仅需要支持高数据速率，而且还必需与复杂FPGA器件兼容，并保证I/O数。
JESD204B接口是一个串行解串器链路规范，允许12.5Gbps的最大数据速率传输。
用法高级工艺（例如65nm或更小）的转换器支持该最大数据速率，还可提高电源效率。
系统设计人员可充分利用该技术相对于低压差分信号 (LVDS) DDR的优点。
几个开放市场FPGA可为串行提供12.5Gbps乃至更高的数据速率，其中包括Virtex-7与Kintex-7系列。
尽管FPGA具备这种功能有一定时光了，但转换器现在才干达到这种性能。
该技术可允许多个转换器的同步，比如常用的转换器内部多个通道同步，能够在单个FPGA器件中实现。
为不同应用提供不同挑选对于数据转换器的高速串行传输，不同的应用有不同的挑选。
十多年来，数据转换器创造商向来挑选LVDS作为主要差分信号技术。
尽管有些LVDS应用可用法更高的数据速率，但目前该市场上的转换器厂商可提供的最大LVDS数据速率仍然为0.8至1 Gbps。
LVDS技术向来难以满足转换器的带宽要求。
LVDS受TIA/EIA 644A规范控制，这是一项LVDS核心创造商的行业标准。
该规范可作为设计人员的最佳实践指南，提高不同厂商的LVDS发送器及接收器兼容性。
同样，没有彻低遵守第1页共4页。
基于JESD204B协议的高速雷达波形产生电路设计
基于JESD204B协议的高速雷达波形产生电路设计引言：随着时代的发展，雷达技术在军事、航空航天、无人驾驶等领域得到了广泛的应用。
高速雷达系统需要高速的数据传输和准确的波形产生能力，以满足复杂环境下的探测和跟踪需求。
而JESD204B协议则是一种高速串行通信协议，能够提供高达10Gbps的数据传输速度，非常适合高速雷达系统。
设计目标：本文旨在设计一种基于JESD204B协议的高速雷达波形产生电路，能够满足以下几个设计目标：1. 支持高达10Gbps的数据传输速度；2.能够产生稳定、准确的雷达波形；3.具备灵活的配置和控制能力。
设计原理：时钟模块：时钟模块负责产生高速的时钟信号，供FPGA控制模块和波形生成模块使用，并通过JESD204B接口传输给外部设备。
时钟模块可以通过PLL锁相环的方式产生稳定的时钟信号，并根据需要进行分频和倍频，以满足不同的数据传输速度要求。
FPGA控制模块：FPGA控制模块负责控制整个系统的配置和运行，包括接收外部命令、配置时钟模块和波形生成模块、处理接收到的数据等功能。
FPGA控制模块需要实现JESD204B协议的解析和处理，将接收到的数据传输给波形生成模块，并将生成的波形数据发送给外部设备。
波形生成模块：波形生成模块负责根据FPGA控制模块传输过来的配置信息，生成稳定、准确的雷达波形。
波形生成模块的核心是一个高速的数字信号处理器（DSP），它可以根据设定的参数生成各种类型的雷达波形，并通过FPGA控制模块将生成的波形数据传输给外部设备。
设计实现：1.选择合适的时钟源和PLL锁相环，设计时钟模块，实现高速时钟信号的产生和分频倍频功能；2.选择合适的FPGA芯片，设计FPGA控制模块，实现JESD204B协议的解析和处理；3.设计波形生成模块，选择合适的DSP芯片，实现波形生成算法；4.使用高速串行连接器实现JESD204B接口，连接时钟模块、FPGA控制模块和波形生成模块。
JESD204B协议的高速串行转换器接口
JESD204B协议的高速串行转换器接口田瑞;刘马良【摘要】为减少引脚数,降低封装成本和尺寸,简化系统设计,电子器件工程联合委员会提出了一种高速串行接口协议JESD204B.文中呈现了该接口收发机控制器的具体实现方案,并且基于Xilinx的现场可编程门阵列中的高速串行收发器GTH,在6.25Gbit/s的数据速率下完成了4个通道的JESD204B接口收发机控制器的验证.%In order to reduce the pin count,the cost and size of packaging,and complexity of system design,a high speed serial interface protocol named JESD204B has been proposed by the JEDEC committee.This paper presents a specific implementation scheme of the transceiver controller based on this protocol.The implemented controller of the transceiver with 4 lanes has been verified with the high speed serial transceiver Xilinx FPGA GTH under a data rate of 6.25Gbit/s.【期刊名称】《西安电子科技大学学报（自然科学版）》【年(卷),期】2017(044)004【总页数】6页(P69-74)【关键词】JESD204B实现;高速串行传输;现场可编程门阵列;转换器;数据采集系统设计【作者】田瑞;刘马良【作者单位】西安电子科技大学微电子学院,陕西西安 710071;西安电子科技大学微电子学院,陕西西安 710071【正文语种】中文【中图分类】TN911.73转换器的分辨率和采样率随着对高数据速率应用需求的增加而不断增加，为减少封装成本，降低功耗，使印刷电路板走线更加容易以及实现与光纤通信系统的灵活链接，必须用高速串行接口(High Speed Serial Interface， HSSI)取代转换器传统的并行数据接口[1]．因此，电子器件工程联合委员会(Joint Electron Device Engineering Council，JEDEC)提出了JESD204B协议．最初版JESD204在2006年发布，在2008年经过第1次修订成为JESD204A，此版本在JESD204的基础上添加了一些新的特性．JEDEC在2011年第2次修订并发布了最新版本JESD204B．笔者提出了JESD204B协议HSSI收发机控制器的具体设计方案，收发机控制器兼容3种子类，且支持确定性延时．最后，基于Xilinx现场可编程门阵列(Field Programmable Gata Array，FPGA)中的高速串行收发器GTH，在 6.25 Gbit/s 的数据速率下完成了4个通道的JESD204B接口收发机控制器的验证．文中使用的开发工具为Vivado 2015.1集成开发套件，验证平台为Xilinx 的KintexUltraScale系列开发板KCU105．验证结果表明，文中所设计的收发机控制器可准确实现JESD204B协议通信．JESD204B是一个定义转换器和FPGA或数字信号处理器之间通信的串行数据链路协议．该协议使用HSSI替代转换器传统的并行接口．JESD204B将整个HSSI 系统分为3层[2]: 传输层、数据链路层和物理层．文中集中在数字部分设计，即传输层和数据链路层的设计．对于发送机传输层，它将数据流映射成按照链路配置参数预先定义的帧形式，之后将该格式化的数据经过物理层通道发送出去．对于接收机传输层，它将物理层接收到的帧数据进行解析恢复成原始数据．通道的数量取决于应用层的需要以及通道数据速率．数据链路层负责转换器和FPGA数字信号处理模块之间的链路初始化，并且数据链路层可在用户数据传输阶段进行链路的监控，以特定机制在用户数据传输阶段确保发送机和接收机的同步．此外，JESD204B通过一组本地多帧时钟(Local MultiFrame Clock， LMFC)和帧时钟(Frame Clock， FC)实现确定性延时．发送机和接收机在各自的时钟域根据链路配置情况产生LMFC，通过外部时钟模块产生的同一个SYSREF信号来同步发送机和接收机的LMFC．之后，发送机和接收机将其上升沿作为基准时序参考，从而实现发送机链路和接收机链路的精确时序系统同步．可以发现，确定性延时受LMFC同步精度的影响．1.1 JESD204B接口设计方案单通道的JESD204B收发机控制器结构框图如图1所示，发送机和接收机各自包含1条数据通路和时序控制器[3]．1.2 链路参数和时序控制器JESD204B定义了一系列时钟信号，包括器件时钟(fdeviceclock)、采样时钟(fsampleclock)、帧时钟(fframeclock)、多帧时钟(flocalmultiframeclock)、字符时钟(fcharacterclock)和位时钟(fbitclock)．这些时钟之间的关系如下:其中，F是每帧的字节数，K是每个多帧的帧数，S是每个转换器每帧要发送的样本数．根据协议，1个8 bit的字符经过8B10B编码成为1个 10 bit 的字符．每个通道数据位宽选择为 32 bit，经过4个8B10B模块编码成 40 bit 数据．每个通道速率为 6.25 Gbit/s，对于一个 16bit 1.25 GS/s (每秒的采样点数)的模数转换器(Analog-to-Digital Converter， ADC)，可计算出其字符时钟为其中，R表示物理通道数据率，M表示并行数据．设置F=1，K=32，可计算出其中，L是物理层的通道数．因为通道速率为6.25 Gbit/s且每个通道数据位宽为32 bit，所以控制端处理数据的频率为 156.25 MHz，同时因为采样率为 1.25 GS/s，所以采样时钟为最大帧时钟频率 (F=1 时)的8倍，控制端要在1帧时钟的时间内处理8个样本数据，即S=8．显然，ADC的数据输出量远远大于单通道串行数据流所能发送的数据量，所以，JESD204B协议中支持单链路多通道来提高数据吞吐量．文中在仿真验证时，伪随机二进制序列(Pseudo Random Binary Sequence，PRBS)数据输入频率为156.25 MHz，单个通道速率设置为 6.25 Gbit/s，且 L=4，F=9，K=16．发送机时序控制器包括SYSREF采样模块以及FC/LMFC模块，SYSREF采样模块根据外部同步信号SYSREF(子类1)、SYNC复用(子类2)或系统复位信号(子类0)产生FC/LMFC复位信号，复位FC/LMFC计数器．以FC/LMFC的上升沿作为发送机控制器的时序基准完成帧组装，控制字节产生/替换，ILAS序列发送．接收机时序控制器包括LMFC复位信号产生模块、LMFC模块、错误与意外控制码检测模块和代码组同步(Code Group Synchronization，CGS)状态机．LMFC复位信号不仅可根据外部同步信号产生(与发送机类似)，同时也根据CGS状态机的状态来产生，实现LMFC计数器的复位，从而同步收发机LMFC．以LMFC上升沿作为接收机时序基准，实现通道buffer数据的输出和对齐．CGS状态机的状态转移图如图2所示，维护有/K/码计数器Kcounter，有效码计数器Icounter，无效码计数器Vcounter，对齐错误计数器Alignerrorcounter．接收机根据接收到的码字情况和通道buffer的状态，判断是否要求系统重新同步建立链路．接收机出现以下错误时，会拉低SYNC请求重新同步:(1) 多帧对齐监控/A/，出现7个对齐错误;(2) 通道buffer溢出;(3) 出现3个以上无效码(包括非表内字符、极性错误、意外控制字符)．对于不需要重新同步的错误，则通过在下一个LMFC前拉低SYNC信号F/2的时间将其报告出来．1.3 数据通路1.3.1 传输层传输层即帧组装或解帧模块，发送机帧组装模块根据FC将数据流映射成按照链路配置参数预先定义的帧形式，与传输层相关的参数有F、S、CS(帧中控制位位数)、T(帧中结束位位数)和L，帧的大小可由用户自定义，因此可减少硅片面积，功耗，并且简化设计．帧组装可通过添加控制位和结束位实现，可在单个样本的末尾添加，也可先排列所有样本数据，把控制字节和尾字节统一添加到一帧数据的末端．具体可根据应用需要来选择．1.3.2 8B10B编解码数据通路采用8B10B编解码，保证了直流平衡，使得物理层可从数据流中准确恢复出位时钟信号，而且可生成固定控制字符[4]．该模块采用流水线的设计，在组合逻辑中穿插了若干寄存器来提高工作效率．8B10B模块的设计是系统设计的关键，决定了JESD204B接口收发机控制器的最高频率，所以必须尽可能去优化该模块．1.3.3 扰码/解扰为避免相同字节的连续传输在模拟域引入杂散频谱，影响数据传输的正确性，JESD204B引入加扰算法扩展频谱尖峰，消除电磁干扰效应．但是加扰模块会对转换器中其他模块产生一些转换噪声，所以，JESD204B接口中该模块为可旁路模块，且仅在数据传输阶段加解扰，可自行同步．1.3.4 ILAS序列发生器JESD204B数据流如图3所示，包括连续/K/码的代码组同步(CGS)、若干同步代码序列的初始通道同步(Initial Lane Alignment Sequence， ILAS)，用户数据传输(User Data)这3个阶段．该模块在JESD204B系统中初始化数据链路．接收机根据/K/码在串行数据流中定位对应代码组，根据ILAS序列找到帧头、帧尾，并对齐不同通道的数据流．该模块可产生不少于4个包含同步控制字符，链路配置数据和填充数据的多帧序列．1.3.5 控制字符产生/检测和替换发送机控制字符产生/替换模块在FC/LMFC上升沿，根据特定规则，在数据流中插入控制字符/F/或/A/．接收机控制字符检测/替换模块，通过监测这些控制字符，来判断链路是否同步，并还原数据．1.3.6 测试模式文中所设计的JESD204B接口收发机控制器支持两种测试模式，以实现接口的调试．在测试模式1时，可连续发送/K/码; 在测试模式2时，可连续发送ILAS序列．系统可报告出控制码错误数量、发送的多帧数量以及ILAS序列数量．文中使用的开发平台为Xilinx的KintexUltraScale 系列开发板KCU105，其FPGA芯片上集成了20个高速收发串口GTH，最高线速率支持 16 Gbit/s，它可以作为JESD204B接口的物理层．开发工具使用的是Vivado集成开发套件[5]．该JESD204B接口收发机控制器的行为仿真数据流如图4所示．从仿真图中可清楚地看到CGS、 ILAS和DATA这3个阶段，以及通道对齐和确定延时释放的过程．将发送端和接收端组成系统验证的FPGA工程框架如图5所示．GTH使用的参考时钟为 156.25 MHz，共有4个通道，每个通道的数据位宽为 32 bit，经过各自通道的8B10B编码变为 40 bit，然后4个通道的 160 bit 的数据经过4个GTH变为8个差分电通道传输，将这8个差分电通道用FMC连接板在FPAG开发板外和接收端链接回环，形成物理层通路，正确配置GTH的参数[6]，使其稳定工作在6.25 Gbit/s．图6是将该工程的bit文件烧录到FPAG中，使用Vivado的在线调试工具debug抓取出JESD204B发送端和接收端数据流中的几个关键信号．从图6可以看到，因为物理通道的延迟不一样，各个通道的数据到达接收端时不同步，在经过JESD204B接收端控制器时，实现了数据的对齐和正确解析，以及确定性延时．笔者在验证平台上建立了4个通道，单通道串行数据速率为 6.25 Gbit/s 的稳定数据链接，且输入到输出延时确定，即所设置的LMFC．笔者提出了JESD204B协议的HSSI收发机控制器的具体实现方案，并且基于Xilinx FPGA中的高速串行收发器GTH，在 6.25 Gbit/s 的数据速率下完成了4个通道的该接口收发机控制器的验证，准确实现了JESD204B协议通信．JESD204B 接口支持更高的传输速度，拥有更小的引脚数目，可简化系统设计，在未来将会成为高速接口的主流．【相关文献】[1] 张峰, 王战江. 基于JESD204协议的AD采样数据高速串行传输[J]. 电讯技术, 2014, 54(2): 174-177.ZHANG Feng, WANG Zhanjiang. High-speed Serial Transmission for AD Capture Data Based on JESD204 Protocol[J]. Telecommunication Engineering, 2014, 54(2): 174-177.[2] JEDEC. Serial Interface for Data Converters: JESD204B.01[S]. Arlington: JEDEC, 2012.[3] WIDMER A X, FRANASZEK P A. A DC Balanced, Partitioned Block, 8B/10B Transmission Code[J]. IBM Journal of Research and Development, 1983, 27(5): 440-451.[4] XILINX. JESD204 v6.2 LogiCORE IP Product Guide[M]. San Jose: Xilinx, 2015: 31-120.[5] XILINX. Ultra-scale Architecture GTH Transceivers User Guide[M]. San Jose: Xilinx, 2015: 8-120.。
抓住JESD204B接口功能的关键问题
抓住JESD204B接口功能的关键问题作者：Anthony Desimone来源：《今日电子》2013年第06期JESD204B是最近批准的JEDEC标准，用于转换器与数字处理器件之间的串行数据接口。
它是第三代标准，解决了先前版本的一些缺陷。
该接口的优势包括：数据接口路由所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小。
多家供应商的新型模拟/数字转换器采用此接口，如ADI公司的AD9250。
与现有接口格式和协议相比，JESD204B更复杂、更微妙，必须克服一些困难才能实现其优势。
像任何其他标准一样，要使该接口比单倍数据速率或双倍数据速率CMOS/LVDS等常用接口更受欢迎，它必须能无缝地工作。
虽然JESD204B标准是由JEDEC制定，但某些特定信息仍需要阐明，或者可能分散于多种参考文献。
另外，如果有一个简明的指南能概要说明该标准、工作原理以及如何排除故障，无疑对使用者将极为有帮助。
本文阐释JESD204B标准的ADC与FPGA的接口，如何判断其是否正常工作，以及可能更重要的是，如何在有问题时排除故障。
本文讨论的故障排除技术可以采用常用的测试与测量设备，包括示波器和逻辑分析仪，以及Xilinx ChipScope或Altera SignalTap等软件工具。
同时阐明了接口信号传输，以便能够利用一种或多种方法实现信号传输的可视化。
JESD204B概述JESD204B标准提供一种将一个或多个数据转换器与数字信号处理器件接口的方法（通常是ADC或DAC与FPGA接口），相比于通常的并行数据传输，这是一种更高速度的串行接口。
该接口速度高达12.5Gbps/通道，使用帧串行数据链路及嵌入式时钟和对齐字符。
它减少了器件之间的走线数量，降低了走线匹配要求，并消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。
由于链路需要在数据传输之前建立，因此存在新的挑战，必须采用新的技术来确定接口是否正常工作，以及在接口故障时怎么办。
JESD204B是什么-JESD204B种类
JESD204B是什么?JESD204B种类
JESD204B是什么
JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。
随着ADC/DAC 采样速率的不断提高，数据的吞吐量也越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，而采用传统的CMOS和LVDS已经很难满足设计要求，这个时候，JESD204B应运而生。
现在各大厂商的高速ADC/DAC上基本都采用了这种接口。
使用JESD204B接口的原因
◾不用再使用数据接口，时序控制简单
◾不用担心信道偏移
◾不用再使用大量IO口，布线方便
◾多片IC同步方便
◾减少了PCB布板空间
◾减小了器件的引脚和封装大小
JESD204B与其他接口的对比表
JESD204B种类
JESD204B包括3个子类，分别是子类0，子类1，子类2。
三个子类主要是根据同步方式的不同划分的。
子类0兼容JESD204A，子类1使用SYSREF同步，子类2使用SYNC进行同步。
只有子类1和子类2支持确定性延迟——发送端到接收端之间的链路延迟固定。
分层规范
大部分的ADC和DAC都支持子类1，JESD204B标准协议中子类1包括：传输层，链路层，物理层。
在少部分资料中也会介绍含有应用层，应用层是对JESD204B进行配置的接口，在标准协议中不含此层，只是为了便于理解而添加的一个层。
传输层负责将采样数据。
根据JESD204B标准设计了高速串行接口发送端控制层电路
根据JESD204B标准设计了高速串行接口发送端控制层电路高性能数据转换器是第五代移动通信基站系统的核心器件，其采样速率不低于3 GS/s、分辨率高于12 bit，因此高速串行接口取代传统接口电路成为必然趋势。
基于JESD204B协议设计了一种应用于3 GS/s 12 bit ADCs的高速串行接口控制层电路。
在保证高速传输的前提下，折中考虑功耗和资源，该电路在传输层采用预分频技术完成组帧；在数据链路层采用极性信息简化编码技术实现8 B/10 B编码。
在Vivado 16.1环境下，采用Xilinx公司的ZC706 FPGA中PHY IP和JESD204B Receiver IP完成控制层接口电路的验证。
实验结果表明数据传输正确，且串化后的传输速度达到7.5 Gb/s，相较于同类型的接口设计，其传输速度提高了50%。
0 引言在第五代移动通信中，高性能A/D、D/A转换器是其发展的核心器件。
因此，随着转换器分辨率和采样速率的提高，多路并行数据传输不仅增加芯片的引脚设计，还增加板级布线和系统互联的硬件开销，直接增加系统成本。
而且当数据速率超过1 Gb/s时，低电压差分信号（Low-V oltage Differential Signaling，LVDS）技术难以满足转换器带宽的需要。
因此，用于数据转换器的高速串行接口正在形成一种趋势，以支持更高速转换器、灵活的时钟以及确定性延迟等日渐严苛的要求[1]。
JESD204B针对高速数据转换器的串行数据接口，不仅可以克服LVDS并行数据传输带来的性能下降，同时最高可支持12.5 Gb/s，比LVDS吞吐量提高10倍，降低I/O需求及封装尺寸，降低静态功耗和节省系统成本。
目前，主流的高速高精度数据转换器芯片均采用JESD204B接口，如ADI近期发布的14 bit 2.6 GS/s双通道模数转换器AD9689和TI推出的12 bit 8 GS/s射频模数采样芯片ADC12J4000[2]等。
JESD204B接口的应用场景
JESD204B接口的应用场景JESD204B接口的应用场景一，JESD204B应用的优缺点接触过FPGA高速数据采集设计的朋友，应该会听过新术语“JESD204B”。
这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。
随着ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，如果依旧采用传统的CMOS 和LVDS已经很难满足设计要求，因此“JESD204B”应运而生。
现在各大厂商的高速ADC/DAC 上基本都采用了这种接口。
与LVDS及CMOS接口相比，JESD204B数据转换器串行接口标准可提供一些显着的优势，比如更简单的布局以及更少的引脚数。
也因此它获得了更多工程师的青睐和关注，它具备如下系统级优势：1、更小的封装尺寸与更低的封装成本：JESD204B不仅采用8b10b编码技术串行打包数据，而且还有助于支持高达12.5Gbps的数据速率。
显著减少数据转换器和FPGA上所需的引脚数，从而可帮助缩小封装尺寸，降低封装成本；2、简化的PCB布局与布线：更少的引脚数可显着简化PCB布局与布线，因为电路板上的路径更少。
由于对畸变管理的需求降低，因此布局和布线可进一步简化。
这是因为数据时钟嵌入在数据流中，并在接收器中与弹性缓冲器结合，无需通过“波形曲线”来匹配长度。
下方图片是JESD204B接口对简化PCB布局有多大帮助的实例；3、高灵活布局：JESD204B对畸变要求低，可实现更远的传输距离。
这有助于将逻辑器件部署在距离数据转换器更远的位置，以避免对灵敏模拟器件产生影响；4、更简单的时序控制；5、满足未来需求：该接口能够自适应不同数据转换器分辨率。
对于未来模数转换器（ADC）及数模转换器（DAC）而言，无需对TX/RX电路板进行物理上的重新设计。
图:LVDSDAC的PCB布局（左）；采用JESD204B的相同DAC 的PCB布局（右）下表是JESD204B、LVDS接口之间的对比：既然JESD204B接口的优点如此多，这是不是意味着大家都要选取JESD204B接口了呢？不一定。
JESD204B子类简介与确定性延迟
JESD204B子类简介与确定性延迟作者：Del Jones，ADI公司高速转换器部门应用工程师简介毫无疑问，信息时代的标志是收集、处理和分发越来越大的数据块的需求呈现爆炸式的增长。
在通信网络领域，这意味着网络上连接的基础设施和组件需要更多带宽。
在医疗行业，这表现为来自扫描仪、X射线仪和其他设备的信息更为详细。
相应地，对带宽的这种快速增长进行测试与分析便意味着需要使用速度更快、容量更大的电子测试设备。
这种对数据的无止境需求导致JEDEC发布了针对数据转换器与逻辑器件之间高速串行链路的JESD204标准。
该标准的修订版B于2011年发布，此版本将串行链路数据速率提高到了12.5 Gbps，以满足当今世界基于转换器应用的更高带宽要求。
这些应用中的很大一部分都要求数据以两次电源周期之间已知且一致的延迟遍历整个系统。
这一概念称为“确定性延迟”，JESD204B标准对此要求同样有相关规定。
此版本发布前，需要实现确定性延迟的系统设计人员使用外部应用层电路来满足要求。
在JESD204B标准中引入了三个子类。
子类0向后兼容JESD204A标准，并且没有关于执行确定性延迟的相关规定。
子类1引入了一个外部参考信号(称为SYSREF)，该参考信号为采样时序提供了一个系统级的基准。
子类2定义SYNC~信号如何用作采样时序的系统级基准。
采样时序基准在各种情况下均可用来实现确定性延迟。
本“迷你指南”旨在厘清JESD204B三个子类在操作上的区别，并为读者提供实现其各自确定性延迟功能的相关实用知识。
早在此版本发布以前，需要确定性延迟的系统设计人员便已采用外部应用层电路来实现该要求。
确定性延迟概述JESD204B标准将确定性延迟(DL)定义为基于帧的样本到达串行发送器的时间与基于帧的样本从串行接收器输出的时间之差。
延迟在帧时钟域中测量，且至少在低至帧时钟的周期内必须是增量可编程的。
延迟必须在两次上电周期之间，以及任意再同步事件之间可以重复。
一种基于JESD204B协议的板内板间数据采集同步技术的实现
一种基于JESD204B协议的板内板间数据采集同步技术的实现基于JESD204B协议的板内、板间数据采集同步技术实现了高速数据传输和同步采集的能力，适用于无线通信、雷达、医疗、测量和高速图像处理等领域。
JESD204B是一种用于高速数据传输的串行接口协议，支持高达12.5Gbps的数据传输速率。
该协议不仅可以实现数据传输，还能提供时钟和同步信号，实现多个设备之间的同步采集。
在实际应用中，JESD204B 通常用于将模数转换器（ADC）从高速信号直接传输到数字信号处理器（DSP）或者FPGA中进行数字信号处理。
在板内数据采集中，可以使用JESD204B接口连接ADC和FPGA，实现高速、同步的数据采集。
ADC将模拟信号转换为数字信号，并通过JESD204B接口传输到FPGA中。
FPGA可以根据JESD204B协议解析接收到的数据，进行后续的数字信号处理。
此外，JESD204B还提供了时钟和同步信号，可以保证ADC和FPGA之间的数据同步采集。
在板间数据采集中，可以将多个JESD204B接口连接到一个时钟和同步信号源上，实现多个设备之间的同步采集。
通过共享同一个时钟和同步信号源，可以保证多个设备之间的数据采集同步性。
这种同步采集技术在雷达、医疗和测量领域非常重要，可以保证多个设备之间的数据一致性，提高系统的整体性能。
基于JESD204B的板内、板间数据采集同步技术实现需要面临一些挑战。
首先，高速数据传输需要高速时钟和同步信号源，在设计电路和线路时需要考虑高速信号的传输和抗干扰能力。
其次，JESD204B协议的实现需要一定的硬件资源和软件支持，需要仔细分析系统需求和硬件设计。
最后，数据采集同步技术需要考虑多个设备之间的时钟和同步信号的匹配，需要进行严格的时序设计和校准。
总结来说，基于JESD204B协议的板内、板间数据采集同步技术实现了高速数据传输和同步采集的能力，能够满足高速数据处理和实时数据采集的需求。
jedec jesd204b标准
JESD204B是由JEDEC（全球半导体行业标准组织）制定的一项重要的数据转换接口标准，它为高速数据转换器和FPGA/ASIC的互连提供了统一的接口标准。
本文将从以下几个方面介绍JESD204B标准的相关内容。
一、JESD204B标准的背景JESD204B标准的制定是为了解决高速数据转换器和FPGA/ASIC之间的数据传输问题。
在传统的数据转换系统中，数据转换器和FPGA/ASIC之间的接口通常采用并行接口，存上线束复杂、同步困难、时序容忍度低等问题。
而JESD204B标准的推出，使得数据转换器和FPGA/ASIC之间的接口变得更加简单、稳定和可靠。
二、JESD204B标准的特点1. 高速传输：JESD204B标准支持高达12.5Gbps的数据传输速率，能够满足当前高速数据转换器和FPGA/ASIC之间的大容量数据传输需求。
2. 灵活配置：JESD204B标准支持灵活的配置选项，可以根据系统需求进行数据帧长度、线路时钟控制、误码率监测等参数的配置。
3. 低功耗：JESD204B标准在设计时充分考虑了功耗的优化，能够在保证高速数据传输的降低系统的功耗消耗。
4. 高可靠性：JESD204B标准采用了多种差错检测和纠正技术，能够提高数据传输的可靠性，保证数据的完整性。
三、JESD204B标准的应用JESD204B标准已经成为当前高速数据转换系统中的主流接口标准，广泛应用于通信、雷达、医疗、航空航天等领域。
通过JESD204B标准，MCU、FPGA、模数转换器和数模转换器等设备得以快速连接，实现了数字信号的高速传输和处理，为现代电子系统的性能提升提供了重要技术支撑。
四、JESD204B标准的发展趋势随着科技的不断进步和电子产品的不断发展，JESD204B标准也在不断完善和发展。
未来，JESD204B标准将更加关注数据传输的低延迟和高可靠性，支持更高速率的数据传输，更广泛的应用领域，更加开放的生态系统等方面进行进一步的发展和完善。
高速串行收发器原理及芯片设计——基于jesd204b标准
高速串行收发器原理及芯片设计——基于jesd204b标准随着通信技术的不断发展，高速数据传输已经成为现代通信系统中的重要组成部分。
在高速数据传输中，高速串行收发器（SerDes）起着至关重要的作用。
本文将介绍高速串行收发器的原理及芯片设计，并以JESD204B标准为基础进行讨论。
高速串行收发器是一种将并行数据转换为串行数据，并通过高速串行链路进行传输的芯片。
它通常由发送端和接收端两部分组成。
发送端将并行数据转换为串行数据，并通过差分驱动器将其发送到传输介质上。
接收端则通过差分接收器将串行数据转换为并行数据。
高速串行收发器的主要功能是实现高速数据的可靠传输。
JESD204B是一种用于高速数据传输的标准，它定义了高速串行收发器的接口和协议。
JESD204B标准采用了多路复用的方式，将多个数据通道通过一个高速串行链路进行传输。
这种方式可以大大减少物理连接的数量，提高系统的可扩展性和灵活性。
在高速串行收发器的芯片设计中，关键的技术包括时钟恢复、数据编码和解码、差分驱动和接收等。
时钟恢复是指在接收端通过接收到的串行数据恢复出发送端的时钟信号。
数据编码和解码是指将并行数据转换为串行数据和将串行数据转换为并行数据的过程。
差分驱动和接收是指通过差分信号进行高速数据的发送和接收。
在JESD204B标准中，时钟恢复采用了多级锁相环（PLL）的方式。
发送端通过PLL产生高速时钟信号，并将其发送到接收端。
接收端通过PLL恢复出发送端的时钟信号，并用于数据的解码和时序控制。
数据编码和解码在JESD204B标准中采用了8B/10B编码方式。
发送端将每8位并行数据编码为10位串行数据，并通过差分驱动器发送到传输介质上。
接收端通过差分接收器将串行数据解码为并行数据。
8B/10B编码方式具有良好的误码性能和时钟恢复能力，适用于高速数据传输。
差分驱动和接收是高速串行收发器中的关键技术。
差分驱动器通过将串行数据转换为差分信号，并通过差分线路发送到传输介质上。
什么是JESD204B标准
1.引言涉足使用的高速数据捕获设计的人可能都听说过新JEDEC标准这个时髦术语：JESD204B。
最近，许多工程师联系，要求获得JESD204B接口的相关资料，包括它与FPGA 如何工作，以及如何让其设计更容易实现。
那么，JESD204B到底是什么呢？本文将讨论JESD204B标准的发展过程，以及它对系统设计工程师的意义。
2.是什么导致了JESD204B标准的出现？大约十年以前，高速数据转换器的设计师们从使用传统单端CMOS接口，转向使用差动LVDS 接口，因为后者实现了更高的数据速率。
（CMOS接口速率被限制在约200Mbps 。
）LVDS 接口还改善了路和电源的噪声。
这种接口的缺点是在低采样速度下功耗更高。
这便给了CMOS接口一个存在的理由，直到今天人们仍然在使用。
但是，随着（）的发展，其要求更快的采样速率和更高的通道密度，行业要求使用比并行LVDS 更快速、功效更高的数字接口。
为了克服这个挑战，2006 年4月，JEDEC制订并批准了一种真正的串行接口（称作JESD204）。
JESD204 接口被定义为一种单通道、高速串行链路，其使用高达3.125 Gbps 的数据速率把单个或者多个数据转换器连接至数字逻辑器件。
它需要向转换器和FPGA 发送一个公共帧，以对帧进行同步。
由于仅支持一条通道和一条串行链路，因此JESD204很快便被认为并不如之前希望的那样有效。
所以，在2008 年4月，该标准被修订为JESD204A。
JESD204A扩展了对多条对齐通道和多点链路的支持，但是最大速度仍然被限定在3.125 Gbps。
这成了2011 年7月订制JESD204B标准的推动力，其旨在克服几种不同的系统设计问题。
除将支持数据速率从3.125 Gbps 提高至12.5 Gbps以外，它还通过添加确定性延迟功能大大简化了多通道同步。
3.什么是JESD204B标准？JESD204B最高支持12.5 Gbps 的接口速度，使用器件时钟代替之前使用的帧时钟，并且拥有三个不同的子类。
高速串行收发器原理及芯片设计——基于jesd204b标准
高速串行收发器原理及芯片设计——基于jesd204b标准
高速串行收发器是一种用于在高速数据传输中进行可靠数据传输的设备。
它通过将并行数据转换为串行数据，并通过高速串行链路发送数据，同时还能将接收到的串行数据转换为并行数据。
JESD204B是一种用于高速串行数据传输的接口标准，它是由带宽要求和时钟数据同步要求较高的类似高速数据转换器和FPGA芯片之间的接口。
JESD204B标准定义了数据格式、时钟、同步、控制和电气特性等方面的要求，以确保高速串行数据的可靠传输。
在设计基于JESD204B标准的高速串行收发器时，需要考虑以下几个关键方面：
1. 数据转换：将并行数据转换为串行数据和将串行数据转换为并行数据是高速串行收发器的核心功能。
它通常通过使用快速ADC和DAC来完成数据转换。
2. 数据编码和解码：为了提高数据传输的可靠性和效率，高速串行收发器通常会使用编码和解码技术。
常见的编码技术有8B/10B和64B/66B等。
3. 时钟和同步：高速串行数据传输需要高精度的时钟和同步机制。
JESD204B标准提供了通过多芯片时钟同步和定向握手等技术来实现时钟和同步。
4. 电气特性：高速串行收发器需要满足特定的电气特性要求，如差分信号传输、信号的端口阻抗匹配和抗噪性等。
基于JESD204B标准的高速串行收发器的芯片设计通常包括上述各个方面的功能模块。
设计工程师需要仔细研究JESD204B 标准，并根据具体的应用需求来选择适当的芯片和设计方案。
同时，还需要对各个功能模块进行设计和调试，并进行整体系统验证，以确保高速串行收发器的性能和可靠性。
教你怎么消除影响JESD204B链路传输的因素
教你怎么消除影响JESD204B链路传输的因素JESD204B串行数据链路接口针对支持更高速转换器不断增长的带宽需求而开发。
作为第三代标准，它提供更高的通道速率最大值（每通道高达12.5 Gbps），支持确定延迟和谐波帧时钟。
此外，得益于转换器性能的提升--这些转换器兼容开放市场FPGA 解决方案，并且可扩展--现已能轻松传输大量待处理的数据。
FPGA供应商已讨论了许多年有关千兆串行/解串（SERDES）接口的话题，虽然过去大部分模数转换器（ADC）和数模转换器（DAC）并未配备这类高速串行接口。
FPGA和转换器不与任何通用标准接口，无法利用SERDES的高带宽。
JESD204B兼容型转换器能够解决这个问题，而人们针对这种新功能提出了一些问题。
什么是8b/10b编码，为什么JESD204B接口需使用这种编码？无法确保差分通道上的直流平衡信号不受随机非编码串行数据干扰，因为很有可能会传输大量相反的1或0数据。
通过串行链路传输的随机数据还可能长时间无活动状态，并在相对较长的时间内为全1或全0。
发生这种情况时，未编码串行数据流的直流平衡被隔离，产生两种极端情况中的一种。
此时，若链路上再次传输有效数据，则很有可能发生位错误，因为线路重新开始偏置。
另外，一个长期的问题是电子迁移，因为相对差分对的另一侧，会保持一侧的差分直流电压。
为了克服这些问题，通常在差分串行数据流中（包括JESD204B）采用8b/10b编码方案。
8b/10b编码采用10个数据位，通过查找表方式从源端发送器发送8位初始信息。
这种方式具有25%的固有开销（10b/8b= 1.25），效率较低。
此外，编码允许每个10位符号传输至少3位（但不超过8位）数据。
这样可确保接收器有足够的转换数据来恢复内嵌的时钟信息，而无论底层数据的动态活动状态如何。
使用8b/10b编码时，串行数据流中二进制0和1之间的偏差保持在1以内，因此信号长期保持直流平衡。
然后，必须在接收器端的数据流上执行10位到8位的反向解码，才能利用反向查找表恢复原始数据。
基于JESD204B协议的高速串行接口的应用研究
JESD204B 作为一种新型传输协议，充分利用了高速模数转换器，通过连接串行接口链路后进行数字信号处理。
JESD204系列协议是在传统协议基础上发展起来的，充分揉和了JESD204和JESD204A 协议的优点，使得最大传输速率高达12.5Gbps/通道。
JESD204B 协议和传统传输协议一样，均由传输层、应用层以及物理层和链路层四部分构成。
（1）应用层主要进行JESD204系列协议链路的配置，同时在应用层中能够实现数据映射。
（2）传输层的主要目的是进行数据封装，按照JESD204系列协议要求进行包装，为映射为Shit 打下基础。
（3）链路层主要实现8B/10B 编解码、确定发送/接收规则、链接操作等功能。
（4）物理层又经常被称作是SERDES 层，主要进行字符和信号的接收与发送。
1.2 同步机制对于高速串行协议而言，同步机制以及数据帧结构是核心构成部分，也是研究者以及应用者关心的部分。
作为基于series 串行协议的典型代表，JESD204B 协议进一步完善了数据帧结构，针对数据传输不同阶段进行了分别定义。
JESD204B 协议主要是基于CGS 阶段、ILAS 阶段以及用户数据三个阶段来完成同步链路建立的（如图1所示）。
首先在CGS阶段进行同步请求，并在接收端拉低SYNG.，然后发送/K28.5/hit 信号，当接收端接收到这四个/K28.5/hit 信号的时候，会给出拉高SYNC 的信号响应。
当发送端获取到SYNC 这种拉低拉高的信号波动的时候，会在下一个本地多帧时钟（LMFC）边界上启动ILAS。
如图2所示，整个链路参数ILAS 主要由4个多帧构成，主要通过这些参数来确定输入数据流中的位置，由/R/字符开始，并且在检测到/A/字符的时候结束。
存器。
在完成代码组同步之后进行下一步用户数据接收操作。
在整个协议系统中进行数据传输的时候，通过控制字符监控帧对齐。
图1 子类0同步过程2 JESD204B 与传统接口相比的优势JESD204B 接口是对传统接口的进一步优化和发展，前一代使用的接口主要是CMOS 和LVDS 协议，新型的JESD204B 接口明显弥补了其在速度方面的不足，提高了运行速度，同时还优化了产品尺寸。
jesd204b sysref计算公式
《探寻JESD204B Sysref计算公式的深度与广度》在当今的数字通信领域中，高速数据传输技术的发展变得越来越重要。
JESD204B作为一种用于数据转换器和数字信号处理器之间高速数据传输的标准，其sysref计算公式的深度与广度一直备受关注。
在本文中，我们将深入探讨JESD204B标准中sysref计算公式的原理和应用，并结合个人观点，带你一起领略这一重要技术的魅力。
1. JESD204B简介在深入探讨JESD204B的sysref计算公式之前，让我们先了解一下JESD204B的基本概念。
JESD204B是由业界领先的数据转换器制造商和数字信号处理器制造商共同开发的一种高速数据传输接口标准。
它通过减小芯片内部和芯片之间的间隙，以及降低电源隔离的复杂性，有效提高了系统的性能和可靠性。
2. Sysref计算公式的基本原理在JESD204B标准中，sysref是用于同步数据转换器和数字信号处理器之间数据传输的重要时钟信号。
它的计算公式涉及到多个参数，包括P（周期），N（次周期），M（时钟周期数），Fs（采样率），以及其他一些补偿和校准参数。
通过这些参数的合理组合和计算，可以确保sysref信号的稳定和精确。
3. 深度与广度的探讨了解了sysref计算公式的基本原理之后，让我们深入探讨一下其在实际应用中的深度与广度。
在实际工程中，合理选择sysref计算公式的参数对系统的稳定性和性能有着至关重要的影响。
通过对sysref计算公式的深入研究和实践应用，可以更好地理解其在不同场景下的灵活性和普适性，为工程师们提供更多的选择和优化空间。
4. 个人观点与理解就个人而言，我认为sysref计算公式不仅仅是一种技术工具，更是一种实现高速数据传输的艺术。
通过不断地探索和实践，我们可以发现其背后隐藏着丰富的知识和精深的理论。
我也相信在不久的将来，随着技术的不断进步和发展，sysref计算公式将会呈现更多全新的可能性和应用场景，为数字通信领域带来更多的惊喜和机遇。
jesd204b的编码格式
jesd204b的编码格式JESD204B的编码格式JESD204B是一种用于高速数据传输的串行通信协议，广泛应用于数字信号处理和数据转换领域。
它通过一对差分线来传输数据，具有高速、高效和可靠的特点。
在本文中，我们将详细介绍JESD204B的编码格式，以及其在数据传输中的工作原理和优势。
首先，让我们来了解一下JESD204B的基本概念。
JESD204B是由JEDEC Solid State Technology Association制定的一种数据传输协议，用于高速串行数据传输。
它定义了数据的传输格式和传输步骤，同时也规定了数据的时序和控制信号。
JESD204B通常被用于将数据从高速ADC（模数转换器）传输到数字信号处理器（DSP）或FPGA（现场可编程门阵列）等设备。
在JESD204B中，数据是以多个字节的帧的形式进行传输的。
每个帧包含了多个数据字节和一些控制信息。
数据字节表示了采样到的模拟信号的离散值，而控制信息则包含了帧的同步和时序等信息。
通过组合多个帧的传输，JESD204B能够实现高速数据传输。
在传输数据之前，数据需要经过编码处理。
JESD204B使用了一种特殊的编码格式，又称为8b/10b编码。
这种编码格式将每8位数据编码为10位的数据流进行传输。
8b/10b编码采用了固定的编码表，其中包含256个编码对应关系。
每个8位数据对应一个10位编码，编码通过查表得到。
由于10位编码比8位数据长，因此在传输过程中，数据的传输速率也会增加。
编码表中的每个编码对应了一个特定的8位数据，同时也对应了一个控制信息。
通过在编码中嵌入控制信息，JESD204B实现了数据的同步和时序控制。
这些控制信息用于指示数据的起始和结束位置，以及数据的错误检测和纠正。
通过这种方式，JESD204B能够确保数据的可靠传输和正确接收。
总结起来，JESD204B的编码格式是一种8b/10b编码，用于高速数据传输。
它将每8位数据编码为10位的数据流，通过嵌入控制信息实现数据的同步和时序控制。
教你怎么消除影响JESD204B链路传输的因素
教你怎么消除影响JESD204B链路传输的因素JESD204B串行数据链路接口针对支持更高速转换器不断增长的带宽需求而开发。
作为第三代标准，它提供更高的通道速率最大值（每通道高达12.5 Gbps），支持确定延迟和谐波帧时钟。
此外，得益于转换器性能的提升--这些转换器兼容开放市场FPGA 解决方案，并且可扩展--现已能轻松传输大量待处理的数据。
FPGA供应商已讨论了许多年有关千兆串行/解串（SERDES）接口的话题，虽然过去大部分模数转换器（ADC）和数模转换器（DAC）并未配备这类高速串行接口。
FPGA和转换器不与任何通用标准接口，无法利用SERDES的高带宽。
JESD204B兼容型转换器能够解决这个问题，而人们针对这种新功能提出了一些问题。
什么是8b/10b编码，为什么JESD204B接口需使用这种编码？无法确保差分通道上的直流平衡信号不受随机非编码串行数据干扰，因为很有可能会传输大量相反的1或0数据。
通过串行链路传输的随机数据还可能长时间无活动状态，并在相对较长的时间内为全1或全0。
发生这种情况时，未编码串行数据流的直流平衡被隔离，产生两种极端情况中的一种。
此时，若链路上再次传输有效数据，则很有可能发生位错误，因为线路重新开始偏置。
另外，一个长期的问题是电子迁移，因为相对差分对的另一侧，会保持一侧的差分直流电压。
为了克服这些问题，通常在差分串行数据流中（包括JESD204B）采用8b/10b编码方案。
8b/10b编码采用10个数据位，通过查找表方式从源端发送器发送8位初始信息。
这种方式具有25%的固有开销（10b/8b= 1.25），效率较低。
此外，编码允许每个10位符号传输至少3位（但不超过8位）数据。
这样可确保接收器有足够的转换数据来恢复内嵌的时钟信息，而无论底层数据的动态活动状态如何。
使用8b/10b编码时，串行数据流中二进制0和1之间的偏差保持在1以内，因此信号长期保持直流平衡。
然后，必须在接收器端的数据流上执行10位到8位的反向解码，才能利用反向查找表恢复原始数据。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
针对高速数据转换器的最新高速JESD204B标准带来了验证挑战JESD204B是最新的12.5 Gb/s高速、高分辨率数据转换器串行接口标准。
转换器制造商的相关产品已进入市场，并且支持JESD204B标准的产品预计会在不久的将来大量面世。
JESD204B接口的主要价值在于，它能够可靠地增加转换器和逻辑器件(比如FPGA或ASIC)之间的数据传输带宽。
与任何新接口一样，JESD204B同样带来了新的挑战。
对于系统开发人员而言，他们面临的挑战是如何从PCB设计的角度实现JESD204B最佳部署，以及出现问题后如何进行系统调试。
对于元件制造商而言，他们面临的挑战包括测试全新的JESD204B器件。
测试不仅可以保证器件在相对理想的环境下符合规范，还能确保JESD204B器件在最终系统环境下的正常工作。
本文讨论JESD204B规范，回顾验证JESD204B器件所需的测试，并罗列重现最终系统环境的方法。
JESD204B数据转换器的自然演进从音频和音乐到测试仪器仪表，很多应用都要用到数据转换器(数模转换器和模数转换器)。
数据转换器的产品处于不断演进中。
随着位深和采样速率的增加，数据输入与输出也变得越来越困难。
十年或二十年前，高速转换器的采样速率不超过100 MSPS，因此使用TTL或CMOS并行数据总线就足够了。
例如，可将集成12个数据专用引脚的12位转换器设置为相对于时钟而言具有适当的建立与保持时间。
随着速度突破100 MSPS，便不再能够维持这种单端信号建立与保持时间。
为了提升速度，高速转换器转而采用差分信号，但代价是引脚数更多了。
例如，12位转换器此后便需要针对数据提供24个专用引脚。
为了解决引脚数量的问题，引入了串行数据接口。
转换器的6串行数据接口现只需两个差分I/O(仅4个引脚)便可实现同一个12位转换器的数据传输。
飞速发展到今天，数据转换器的数据接口现已采用JESD204B规范来进行开发。
JEDEC标准组织发布了两种版本的JESD204高速串行数字接口规范。
JESD204 2006规范是第一个版本，该版本为数据转换器带来了SerDes高速串行接口的优势，最高额定速度。