基于MOORE机的序列检测机

数字逻辑设计及应用课程设计
基于moore状态机的10101序列检测器的设计
姓名：FD
学号：---
指导教师：---
一、任务与要求
任务：基于moore状态机的10101序列检测器的设计
设计内容：
设计一个moore状态机来检测序列“10101”，当输入序列中出现“10101”
时，状态机输出1，允许使用重叠位，即：前一个“10101”最后一位1可以作为后一个“10101”序列的起始位。

设计要求:
1）给出系统的设计思路，设计各层次的verilog文件。

2）对设计进行编译、调试。

3）通过功能仿真、时序仿真进行功能测试。

设计报告要求：
1）给出设计方案，画出设计的总体框图以及功能分割图，并做相应说明。

2）打印各层次的verilog文件。

3）给出测试结果。

二、设计思路
1）原理分析：
MOOER状态机的输出与输入无关，其输出只由当前状态决定，即为：
输出=G（当前状态）
设计要求检验序列10101且具有重叠性，即前一个序列的末尾“1”可以作为后一个序列的第一个“1”使用。

为方便讨论，作如下约定：
S0：I NITIAL STATE (000) S1: GET 1 (001)
S2: GET 10 (010) S3: GET 101 (011)
S4: GET 1010 (100) S5: GET 10101 (101) 得到状态图：
对应的状态/输出表：
STATE OUTPUT S0 0 S1 0 S2 0 S3 0 S4 0 S5
1
转移/输出表：
根据T/0 TABLE 得到卡诺图： Q2*
Q0X\Q2Q1
00
01
11
10
Transition/output table
Q2Q1Q0
X
Z
1 000 000 001 0 001 010 001 0 010 000 011 0 011 100 001 0 100 000 101 0 101 010 001 1 110 d
d
d 111
Q2*Q1*Q0*
01 0 0 d 1
11 0 0 d 0
10 0 1 d 0
Q1*
Q0X\Q2Q1 00 01 11 10
00 0 0 d 0
01 0 1 d 0
11 0 0 d 0
10 1 0 d 1
Q0*
Q0X\Q2Q1 00 01 11 10
00 0 0 d 0
01 1 1 d 1
11 1 1 d 1
10 0 0 d 0
Z
Q0X\Q2Q1 00 01 11 10
00 0 0 d 0
01 0 0 d 0
10 0 0 d 1
整理得到对应触发器的次态Q*的函数表达式：
Q2*=Q2Q0’X+Q1Q0X’
Q1*=Q1Q0’X+Q1’Q0X’
Q0*=X
Z=Q2Q0
本设计采用D触发器来完成，其特征方程为：
Q*=D
所以，设计中的三个D触发器的输入表达式为：
D2= Q2Q0’X+Q1Q0X’
D1= Q1Q0’X+Q1’Q0X’
D0= X
接下来进行自启动性检验，在Transition/output table中，有两个状态未被定义，当序列机启动时，可能进入这两个未定义状态而无限循环，不能正常工作：
1.当Q2Q1Q0=110时，Q2*Q1*Q0*=XXX，所以，次态为000或者111，有一个未定义态；
2.当Q2Q1Q0=111时，Q2*Q1*Q0*=X’0X，所以，次态为001或者100，均为有效态。

综上所述，无论初始状态为哪一个定义态，总能经过有限次的循环（实际上最多为2次）就能进入有效态正常工作。

2）经过上述分析，得到逻辑原理图：
三、Verilog HDL代码
代码如下：
module fsm(clock,X,Z);
input clock,X;
output Z;
reg Z;
reg [2:0] Snext,Sreg;
parameter [2:0] INIT=3'b000, //Define the states
A=3'b001,
B=3'b010,
C=3'b011,
D=3'b100,
E=3'b101,
F=3'b110,
G=3'b111;
always @(posedge clock) //Creat the stata memory
Sreg=Snext;
always @(X) begin //New-state logic
case(Sreg)
INIT: if(X==1) Snext=A;
else Snext=INIT;
A: if(X==0) Snext=B;
else Snext=A;
B: if(X==1) Snext=C;
else Snext=INIT;
C: if(X==0) Snext=D;
else Snext=A;
D: if(X==1) Snext=E;
else Snext=INIT;
E: if(X==1) Snext=A;
else Snext=B;
default Snext=INIT;
endcase
end
always @ (Sreg) //output logic
case(Sreg)
INIT,A,B,C,D: Z=0;
E: Z=1;
default Z=0;
endcase
endmodule
四、仿真结果
输入序列X=1010100010101011101010101010101010进行波形仿真
得到如下仿真结果：
五、结果分析
由仿真波形可以得到结果：当输入序列X=1010100010101011101010101010101010时，序列机输出Z=0000010000000100000001000100010001包含有六个“1”，与理论完全吻合，符合设计的要求和预期目的。

六、参考文献
[1] John F.Wakerly 《数值设计原理与实践（原书第四版）》机械工业出版社
[2] 潘松陈龙黄继业《EDA技术与Verilog HDL（第二版）》清华大学出版社
[3] 侯伯亨刘凯顾新《VHDL & Design of Digital Circuits》西安电子科技大学出版社。