双D触发器构成的异步异步四进制减法计数器
数字逻辑知到章节答案智慧树2023年江西理工大学
数字逻辑知到章节测试答案智慧树2023年最新江西理工大学第一章测试1.四位二进制数的最大数是（）。
参考答案:11112.将数1101.11B转换为十六进制数为（）。
参考答案:D.CH3.十数制数2006.375转换为二进制数是（）。
参考答案:11111010110.0114.将十进制数130转换为对应的八进制数（）。
参考答案:2025.四位二进制数0111加上0011等于1010。
（）参考答案:对6.16进制数2B等于10进制数（）。
参考答案:437.16进制数3.2等于2进制数（）。
参考答案:11.0018.十进制数9比十六进制数9小。
（）参考答案:错9.与八进制数(47.3)8等值的数为（）参考答案:(100111.011)2;(27.6)1610.有符号数10100101的补码是（）。
参考答案:1101101111.[X]补＋[Y]补=（）。
参考答案:[X＋Y]补12.十进制数7的余3码是（）。
参考答案:101013.以下代码中为无权码的为（）。
参考答案:余三码;格雷码14.格雷码具有任何相邻码只有一位码元不同的特性。
（）参考答案:对第二章测试1.逻辑函数的表示方法中具有唯一性的是（）。
参考答案:卡诺图;真值表2.在何种输入情况下，“与非”运算的结果是逻辑0。
（）参考答案:全部输入是13.逻辑变量的取值１和０可以表示（）。
参考答案:电位的高、低;真与假;开关的闭合、断开;电流的有、无4.A’+B’等于（）。
参考答案:(AB)’5.以下表达式中符合逻辑运算法则的是（）。
参考答案:A+1=16.逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。
（）参考答案:对7.求Y=A（B+C）+CD的对偶式是（）。
参考答案:(A+BC)(C+D)8.已知逻辑函数Y的波形图如下图，该逻辑函数式是Y=（）。
参考答案:A’BC+AB’C+ABC’9.任意函数的全体最大项之积为1。
（）参考答案:错10.下列哪些项属于函数Y(A、B、C、D)=(A’B+C)’D+AB’C’的最小项（）。
电工电子技术基础知识点详解3-1-1-二进制计数器
74LS197
CT/ LD CR
D3 D2 D1 D0
逻辑功能示意图
芯片内有一个二进制计数器和一个八进制计数器
CP下降沿( )触发器翻转
有置“0”端和置数端，低电平有效。
2. 同步二进制计数器
同步计数器：计数脉冲同时接到各位触发器，各位触发器状态的变 换与计数脉冲同步。
异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因 而工作速度较慢。
Q2
Q1
Q0
与关系
Q
J FF3
QJ
FF2
Q
J FF1
J
Q FF0
K
K
K
K
Q
Q
Q
Q
RD
CP
由主从型 JK 触发器组成的同步四位二进制加法计数器
计数脉冲同时加到各位触发器上，当每个到来后触发器状态是 否改变要看J、K的状态。
Q3
Q2
Q1
Q0 最低位触发器FF0每一个
与关系
脉冲就翻转一次；
Q
J FF3
K
JK触发器构成减法计数器
74LS197集成4位异步二进制加法计数器
U CC C R Q 3 D 3 D1 Q 1 C P0
Q3 Q2 Q1 Q0
14 13 12 11 10 9
8 74LS197
CP1
CP0 12 3 45 6
7
C T/ L D Q 2 D 2 D 0 Q 0 C P1 G N D
小结
2. 同步二进制计数器
74LS161型四位同步二进制计数器
(a) 外引线排列图； (b) 逻辑符号
表21.3.4 74LS161型同步二进制计数器的功能表
0级《数字逻辑电路》实验指导书 1
课程名称：数字逻辑电路实验指导书课时：8学时集成电路芯片一、简介数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图1－1所示。
识别方法是：正对集成电路型号（如74LS20）或看标记（左边的缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3，…依次排列到最后一般排在左上端，接地一脚（在左上角）。
在标准形TTL集成电路中，电源端VCC，7脚为GND。
若集端GND一般排在右下端。
如74LS20为14脚芯片，14脚为VCC成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。
二、TTL集成电路使用规则1、接插集成块时，要认清定位标记，不得插反。
2、电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用Vcc＝＋5V。
电源极性绝对不允许接错。
3、闲置输入端处理方法(1)悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。
但易受外界干扰，导致电路的逻辑功能不正常。
因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。
（也可以串入一只1～10KΩ的固定电阻）或接至某一固定(2)直接接电源电压VCC电压(＋2.4≤V≤4.5V)的电源上，或与输入端为接地的多余与非门的输出端相接。
(3)若前级驱动能力允许，可以与使用的输入端并联。
4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。
当R ≤680Ω时，输入端相当于逻辑“0”；当R≥4.7KΩ时，输入端相当于逻辑“1”。
对于不同系列的器件，要求的阻值不同。
5、输出端不允许并联使用（集电极开路门(OC)和三态输出门电路(3S)除外）。
否则不仅会使电路逻辑功能混乱，并会导致器件损坏。
6、输出端不允许直接接地或直接接＋5V电源，否则将损坏器件，有时为了使后，一般取R＝3～5.1K 级电路获得较高的输出电平，允许输出端通过电阻R接至VccΩ。
电子技术实验报告(数电部分)
电气与电子信息工程学院实验报告课程名称：电子技术实验（数电部分）专业名称：班级：学号：姓名：湖北理工学院电气与电子信息工程学院实验报告规范实验报告是检验学生对实验的掌握程度，以及评价学生实验课成绩的重要依据，同时也是实验教学的重要文件，撰写实验报告必须在科学实验的基础上进行。
真实的记载实验过程，有利于不断积累研究资料、总结研究实验结果，可以提高学生的观察能力、实践能力、创新能力以及分析问题和解决问题的综合能力，培养学生理论联系实际的学风和实事求是的科学态度。
为加强实验教学中学生实验报告的管理，特指定湖北理工学院电气与电子信息工程学院实验报告规范。
一、每门实验课程中的每一个实验项目均须提交一份实验报告。
二、实验报告内容一般应包含以下几项内容：1、实验项目名称：用最简练的语言反映实验内容，要求与实验课程安排表中一致；2、实验目的和要求：明确实验的内容和具体任务；3、实验内容和原理：简要说明本实验项目所涉及原理、公式及其应用条件；4、操作方法与实验步骤：写出实验操作的总体思路、操作规范和操作主要注意事项，准确无误地记录原始数据；5、实验结果与分析：明确地写出最后结果，并对实验得出的结果进行具体、定量的结果分析，说明其可靠性；6、问题与建议（或实验小结）：提出需要解决问题，提出改进办法与建议，避免抽象地罗列、笼统地讨论。
（或对本次实验项目进行总结阐述。
）三、实验报告总体上要求字迹工整，文字简练，数据齐全，图标规范，计算正确，分析充分、具体、定量。
四、指导教师及时批改实验报告，并将批改后的报告返还学生学习改进。
五、实验室每学期收回学生的实验报告，并按照学校规章保存相应时间。
实验报告实验项目名称：逻辑门电路逻辑功能的测试同组人：实验时间：实验地点：指导教师：一、实验目的1、熟悉数字逻辑实验箱的结构、基本功能和使用方法。
2、掌握常用非门、与非门、或非门、异或门的逻辑功能及其测试方法。
二、实验主要仪器与设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、数字万用表、芯片CC4011、CC4030、CC4000的有关内容。
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
数字电路-实验指导书汇总
数字电路-实验指导书汇总TPE-D型系列数字电路实验箱数字逻辑电路实验指导书实验⼀门电路逻辑功能及测试实验⼆组合逻辑电路（半加器、全加器及逻辑运算）实验三时序电路测试及研究实验四集成计数器及寄存器实验⼀门电路逻辑功能及测试⼀、实验⽬的1、熟悉门电路逻辑功能。
2、熟悉数字电路实验箱及⽰波器使⽤⽅法。
⼆、实验仪器及器件1、双踪⽰波器；2、实验⽤元器件74LS00 ⼆输⼊端四与⾮门 2 ⽚74LS20 四输⼊端双与⾮门 1 ⽚74LS86 ⼆输⼊端四异或门 1 ⽚74LS04 六反相器 1 ⽚三、预习要求1、复习门电路⼯作原理及相应逻辑表达式。
2、熟悉所⽤集成电路的引线位置及各引线⽤途。
3、了解双踪⽰波器使⽤⽅法。
四、实验内容实验前检查实验箱电源是否正常。
然后选择实验⽤的集成电路，按⾃⼰设计的实验接线图接好连线，特别注意Vcc 及地线不能接错(Vcc=+5v，地线实验箱上备有)。
线接好后经实验指导教师检查⽆误可通电实验。
实验中改动接线须先断开电源，接好后在通电实验。
1、测试门电路逻辑功能⑴选⽤双四输⼊与⾮门74LS20 ⼀只，插⼊⾯包板（注意集成电路应摆正放平），按图接线，输⼊端接S1～S4(实验箱左下⾓的逻辑电平开关的输出插⼝)，输出端接实验箱上⽅的LED 电平指⽰⼆极管输⼊插⼝D1～D8中的任意⼀个。
⑵将电平开关按表置位，分别测出输出逻辑状态值及电压值填表。
表2、异或门逻辑功能测试⑴选⼆输⼊四异或门电路74LS86，按图接线，输⼊端1、2、4、5 接电平开关输出插⼝，输出端A 、B 、Y 接电平显⽰发光⼆极管。
⑵将电平开关按表的状态转换，将结果填⼊表中。
表3、逻辑电路的逻辑关系⑴⽤ 74LS00 双输⼊四与⾮门电路，按图、图接线，将输⼊输出逻辑关系分别填⼊表，表中。
⑵写出两个电路的逻辑表达式。
4、逻辑门传输延迟时间的测量⽤六反相器（⾮门）按图接线，输⼊80KHz 连续脉冲（实验箱脉冲源），⽤双踪⽰波器测输⼊、输出相位差。
电子线路实验-数电-2019
B4 B3 B2 B1
0101
C0
C4
0
数码 显示
结果转换为 十进制数
0010 0110 1 1010 1101 0
a
f
g
b
e
c
d
a b c def g
74L S248
LT BI /RBO
RBI
1
F4
F3
F2
F1
C4 7 4 L S 2 8 3
C0
B 4B 3B 2B 1
A 4A 3A 2A 1
D0D D 10 D21 D30 D4D D50 D61 D7D
三、集成触发器
实验目的
1. 熟悉常用触发器的基本结构及其逻辑功能。 2. 能用触发器设计基本的时序逻辑电路。
实验所用仪器、设备
• 万用表 • 直流稳压电源 • 函数信号发生器 • 双踪示波器 • 数字电路实验板
实验说明
2．用3-8译码器实现函数：F1 m(1,4,6) F2 m(1,2,4,5,6,7)
3．用8选1数据选择器74LS151实现函数
F ( A ,B , C ,D ) m ( 0 , 4 , 5 , 8 , 1 2 , 1 3 , 1 4 )
• （二）扩展命题 3.用3-8译码器74LS138和门电路设计一个数字显 示报警电路。 要求：
Y
16
2
1
0
74LS148
VCC
ST
8
II I
7
6
5
II
4
3
I 2
I 1
I 0
K 1
K KKKK KK
2
3
4
5
6
7
数字逻辑电路实验教案
绪论数字逻辑电路是高等学校计算机科学技术专业中的一门主要的技术基础课程，它是为培养计算机科学技术专业人才的需要而设置的，它为计算机组成原理、微型机及其应用等后续课程打下牢固的硬件基础。
数字逻辑电路是一门理论性和实践性均较强的专业基础课，实验是数字逻辑电路课程中极其重要的实践环节。
通过数字逻辑电路实验可以使学生真正掌握本课程的基本知识和基本理论，加强对课本知识的理解，有利于培养各方面的能力；有利于实践技能的提高；有利于严谨的科学作风的形成。
一、常用电子仪器的使用1、示波器2、THD—4型数字电路实验箱3、万用表二、实验课的程序1．实验预习由于实验课的时间有限，因此，每次实验前要作好预习，写好预习报告。
预习的要求：a．理解实验原理，包括所用元器件的功能。
b．粗略了解实验具体过程。
c．根据实验要求，画好实验线路及数据表格。
2．实验操作每次测量后，应立即将数据记录下来，并由实验老师签字。
实验操作一般步骤：（1）在连接实验线路之前，必须保证“数字电路实验箱”所有电源关闭；（2）按所画的实验线路图连接实验线路，所用短路线必须事先用万用表检查，以减少故障点；（3）实验线路连接完成后，必须仔细检查实验线路，以保证实验线路连接无误；（4）实验线路连接正确后，接通电源，进行具体实验。
（5）如变动实验线路，必须从（1）重新进行。
故障检查方法及处理：（1）检查元器件的接入电源是否正确；（2）使实验线路处于静态，用万用表“直流电压挡”，从输入级向输出级逐级检查逻辑电平，确定故障点；（3）关闭“数字电路实验箱”电源，用万用表“欧姆挡”，检查实验线路连接是否正确，确定故障点；（4）关闭“数字电路实验箱”电源，按实验操作一般步骤（2）（3）（4）将故障排除。
3．实验报告写实验报告应有如下项目：（1）实验目的（2）实验内容（3）实验设备及元器件（4）实验元器件引脚图（5）实验步骤、实验线路及实验记录等（6）实验结果及故障处理分析、讨论和体会等（7）“思考题”要求同学在完成基本实验内容的前提下去做，并将实验内容、实验所用器件、线路、结果及分析等做副页附在实验报告最后，其副页由实验老师签字确认。
数字电路 实验 计数器及其应用 实验报告
实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
计数器计数时所经历的独立状态总数为计数器的模（M）。
计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。
按计数脉冲输入方式不同，可分为同步计数和异步计数。
按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。
1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。
若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。
实验六 任意进制计数器的构成
实验六任意进制计数器的构成设计性实验一、实验目的1、学习用集成触发器构成计数器的方法；2、掌握中规模集成计数器的使用及功能测试方法；3、运用集成计数计构成N分频器，了解计数计的分频作用。
二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、用D触发器构成异步二进制加／减计数器图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。
图6－1 四位二进制异步加法计数器若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图6－2所示。
图中LD—置数端CP U—加计数端CP D—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q 0、Q 1、Q 2、Q 3 —数据输出端 CR图6－2 CC40192引脚排列及逻辑符号CC40192（同74LS192，二者可互换使用）的功能如表6－1，说明如下：当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。
当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。
《数电》教材习题答案 第5章习题答案
思考题与习题5-1 在如图5-1所示的四位移位寄存器中，假定开始时Q3Q2Q1Q0为1101状态。
若串行输入序列101101与CP脉冲同步地加在D SR串行输入端时，请对应画出各触发器Q 3Q2Q1Q端的输出波形。
图T5-15-2 图T5-2电路中各触发器的初始状态均为0，请对应输入CP和IN的波形，画各触发器Q端的输出波形。
图T5-25-3 试用两片74LS194电路构成一个八位移位寄存器，并画出逻辑电路图。
5-4 请用上升沿触发的D触发器构成一个异步三位二进制加法计数器。
并对应CP画出Q1、Q2、Q3的波形。
图T5-45-5 请用JK 触发器构成一个脉冲反馈式异步六进制加法计数器，并画出对应于CP 脉冲的工作波形。
图T5-5用三位JK 触发器构成八进制计数器，然后在状态110时利用与非门反馈至清零端构成六进制计数器，图略。
5-6请分析如图T5-6所示的阻塞反馈式异步计数器电路的逻辑功能，指出该计数器为几进制，并画出计数状态转换图。
图T5-6解：（1）驱动方程：J I =3Q ,K 1=1; J 2=1,K 2=1;J 3=nQ n Q 21,K 3=1;代入得状态方程: （CP 脉冲下降沿时刻）（Q 1下降沿时刻） （CP 脉冲下降沿时刻）列出状态转换图（略）分析得出该计数器为5进制计数器，状态从000-100，其它的三个状态下一状态均为000，因此该电路是异步五进制计数器，具有自启动功能。
5-7 分析图T5-7同步计数器电路的逻辑功能。
图T5-7nn n n n Q K ,Q J Q K ,Q J Q K ,J 232312323111====== n Q n Q Q n 1311=+n Q Q n 221=+n Q n Q n Q Q n 31231=+nn n nn n nn n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 23232132123123113111=⋅+⋅=⋅+⋅=+=⋅+=+++n n n Q Q Q 123 111213+++n n n Q Q Q0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 1因为该计数器设计了清零端，因此可实现从000开始进入循环圈的2进制计数器的功能，但我们也发现，它也可以实现三进制。
数字电子技术实验报告
实验报告课程名称数字电子技术实验项目门电路逻辑功能及测试、译码器及其应用、时序电路测试及研究、集成计数器及其应用项目一门电路逻辑功能及测试一、实验目的1、熟悉门电路的逻辑功能。
2、熟悉数字电路实验装置的结构、基本功能和使用方法。
二、实验原理用以实现基本逻辑运算和复合逻辑运算的单元电路通称为门电路。
常用的门电路在逻辑功能上有与门、或门、非门、与非门、或非门、与或非门、异或门等几种。
基本逻辑门可以分为分立器件电路和集成电路（Integrated Circuit,简称IC）两类。
用二极管、三极管和电阻等分立元器件组成的基本逻辑门电路即是分立器件电路。
随着集成电路制造工艺的日益完善，集成电路得到广泛应用。
集成基本逻辑门电路是最简单、最基本的数字集成元件，是构成各种复杂数字电路的基本逻辑单元，任何复杂的组合电路和时序电路都可用基本逻辑门通过适当的组合连接而成。
掌握各种基本逻辑门电路的逻辑功能、工作原理和电气特性，对于正确使用数字集成电路是十分必要的，是数字技术工作者所必备的基本功之一。
门电路的逻辑函数式分别为：与门Y =A·B或门Y =A＋B非门Y =与非门Y =与非门Y =或非门Y =异或门Y =A⊕B与或非门Y =与门的逻辑功能为“有0 则0 ，全1 则1”；或门的逻辑功能为“有1则1 ，全0 则0”；非门的逻辑功能为输出与输入相反；与非门的逻辑功能为“有0 则1 ，全1 则0”；或非门的逻辑功能为“有1 则0 ，全0 则1”；异或门的逻辑功能为“不同则1 ，相同则0”。
三、实验内容及步骤实验前先检查实验箱电源是否正常。
然后选择实验用的集成电路连好线，特别注意Vcc 及地线不能接错。
线接好后经检查无误方可通电实验。
1、集成与非门74LS20的逻辑功能测试选用74LS20一只。
74LS20为双4输入与非门, 即在一块集成块内含有二个互相独立的与非门,每个与非门有4个输入端。
如图1-1（a）所示。
锁存器与触发器习题与参考答案
第5章 锁存器与触发器 习题与参考答案[题5-1] 画出图题5-1所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。
（设Q 初始状态为0）S RSRSRQQ....图题5-1解：SR.QQ....[题5-2] 画出图题5-2所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。
（设Q 初始状态为0）S RS RQQ...SR....图题5-2解：SR.Q Q......[题5-3] 画出图题5-3所示的电平触发SR 触发器输出端Q 、Q 端的波形，输入端S 、R 与CLK 的波形如图所示。
（设Q 初始状态为0）C1S RSRQQ....CLKS RCLK...图题5-3解：S RCLK..Q Q..[题5-4] 画出图题5-4所示的电平触发D 触发器输出Q 端的波形，输入端D 与CLK 的波形如图所示。
（设Q 初始状态为0）C1D DQQ....CLKDCLK..图题5-4解：DCLK..QQ....[题5-5] 画出图题5-5所示的边沿触发D 触发器输出端Q 端的波形，输入端D 与CLK 的波形如图所示。
（设Q 初始状态为0）C11DD QQ....CLKDCLK ...DQQ....CLKDCLK...C11D （1）（2）图题5-5解：DCLK ...DCLK...（1）（2）QQ....[题5-6] 画出图题5-6所示的边沿D 触发器输出Q 端的波形，CLK 的波形如图所示。
（设Q 初始状态为0）C11D Q 1CLK....CLK.1C11D Q 2CLK .CLK .图题5-6解：CLK....Q1Q2Q3...[题5-7] 试画出图题5-7所示电路输出端Q 1、Q 0端的波形，CLK 的波形如图所示。
（设Q 初始状态为0）CLK.....图题5-7解：..CLK...Q0Q1[题5-8] 画出图题5-8所示的JK 触发器输出Q 端的波形，输入端J 、K 与CLK 的波形如图所示。
数字电路实验3计数器
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图1.8.1(a)是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图1.8.1(b)和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FFO（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的C P端接FF0的Q0端，因而当FFO（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
级《数字逻辑电路》实验指导书
课程名称：数字逻辑电路实验指导书课时：8学时集成电路芯片一、简介数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图1－1所示。
识别方法是：正对集成电路型号<如74LS20）或看标记<左边的缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3，…依次排列到最后一脚<在左上角）。
在标准形TTL集成电路中，电源端V一般排在左上CC，7脚为端，接地端GND一般排在右下端。
如74LS20为14脚芯片，14脚为VCCGND。
若集成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。
二、TTL集成电路使用规则1、接插集成块时，要认清定位标记，不得插反。
2、电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用Vcc＝＋5V。
电源极性绝对不允许接错。
3、闲置输入端处理方法(1> 悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。
但易受外界干扰，导致电路的逻辑功能不正常。
因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。
<也可以串入一只1～10KΩ的固定电阻）或接至某一 (2> 直接接电源电压VCC固定电压(＋2.4≤V≤4.5V>的电源上，或与输入端为接地的多余与非门的输出端相接。
(3> 若前级驱动能力允许，可以与使用的输入端并联。
4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。
当R ≤680Ω时，输入端相当于逻辑“0”；当R≥4.7 KΩ时，输入端相当于逻辑“1”。
对于不同系列的器件，要求的阻值不同。
5、输出端不允许并联使用<集电极开路门(OC>和三态输出门电路(3S>除外）。
否则不仅会使电路逻辑功能混乱，并会导致器件损坏。
6、输出端不允许直接接地或直接接＋5V电源，否则将损坏器件，有时为，一般取R 了使后级电路获得较高的输出电平，允许输出端通过电阻R接至Vcc＝3～5.1 KΩ。
数字电子技术实验报告(学生版)
数字电子技术实验报告开课实验室 指导教师 班级 学号 姓名 日期实验项目 实验一 TTL 逻辑门电路 和组合逻辑电路一、实验目的1．掌握TTL “与非”门的逻辑功能.2．学会用“与非”门构成其他常用门电路的方法。
3．掌握组合逻辑电路的分析方法与测试方法。
4．学习组合逻辑电路的设计方法并用实验来验证.二、预习内容1．用74LS00验证“与非”门的逻辑功能Y 1=AB 2．用“与非"门(74LS00）构成其他常用门电路Y 2=A Y 3=A+B=B A Y 4=AB B AB A实验前画出Y 1——Y 4的逻辑电路图,并根据集成片的引脚排列分配好各引脚。
3.画出用“异或”门和“与非”门组成的全加器电路。
(参照实验指导书P 。
75 图3—2-2）并根据集成片的引脚排列分配好各引脚。
4．设计一个电动机报警信号电路.要求用“与非”门来构成逻辑电路。
设有三台电动机，A 、B 、C 。
今要求：⑴A 开机，则B 必须开机；⑵B 开机，则C 必须开机；⑶如果不同时满足上述条件，则必须发出报警信号。
实验前设计好电动机报警信号电路。
设开机为“1”,停机为“0”；报警为“1”，不报警为“0”。
(写出化简后的逻辑式，画出逻辑图及引脚分配)三、实验步骤1． 逻辑门的各输入端接逻辑开关输出插口,门的输出端接由发光二极管组成的显示插口。
逐个测试逻辑门Y 1-Y 4的逻辑功能，填入表1-1表1-12． 用74LS00和74LS86集成片按全加器线路接线，并测试逻辑功能。
将测试结果填入表 1—2.判断测试是否正确。
图中A i 、B i 为加数，C i —1为来自低位的进位；S i 为本位和,C i 为向高位的进位信号.表1—23.根据设计好的电动机报警信号电路用74LS00集成片按图接线，并经实验验证.将测试结果填入表1—3。
表1-3四、简答题1．Y4具有何种逻辑功能？2．在实际应用中若用74LS20来实现Y=AB时，多余的输入端应接高电平还是低电平? 3．在全加器电路中,当A i=0,S i＊=1，C i=1时C i—1=？数字电子技术实验报告开课实验室 指导教师 班级 学号 姓名 日期 实验项目 实验二 组合逻辑电路的设计一、实验目的1．掌握用3线- 8线译码器74LS138设计组合逻辑电路。
数电实验四——精选推荐
实验四：时序逻辑电路(集成寄存器和计数器)一、实验目的：1．熟悉中规模集成计数器的逻辑功能和使用方法；掌握用集成计数器组成任意模数为M的计数器。
2．加深理解移位寄存器的工作原理及逻辑功能描述；熟悉中规模集成移位寄存器的逻辑功能和使用方法；掌握用移位寄存器组成环形计数器的基本原理和设计方法。
二、知识点提示和实验原理：㈠计数器：计数器的应用十分广泛，不仅可用来计数，也可用于分频、定时和数字运算。
计数器种类繁多，根据计数体制不同，计数器可分为二进制计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其他的称为任意进制计数器。
根据计数器的增减趋势的不同，计数器可分为加法计数器和减法计数器。
根据计数脉冲引入方式不同，计数又可分为同步计数器和异步计数器。
在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。
用集成计数器实现任意M进制计数器：一般情况任意M进制计数器的结构分为3类，第一种是由集成二进制计数器构成，第二种为移位寄存器构成的移位寄存型计数器，第三种为集成触发器构成的简单专用计数器。
当M较小时通过对集成计数器的改造即可以实现，当M较大时，可通过多片计数器级联实现。
实现方法：(1)当所需计数器M值小于集成计数器本身二进制计数最大值时，用置数(清零)法构成任意进制计数器；⑵当所需计数器M值大于集成计数器本身二进制计数最大值时，可采用级联法构成任意进制计数器。
常用的中规模集成器件：4位二进制计数器74HC161，十进制计数器74HC160，加减计数器74HC191、74HC193,异步计数器74LS290。
所有芯片的电路、功能表见教材。
㈡寄存器：寄存器用来寄存二进制信息，将一些待运算的数据、代码或运算的中间结果暂时寄存起来。
按功能划分，寄存器可分为数码寄存器和移位寄存器两大类。
数码寄存器用来存放数码，一般具有接收数码、保持并清除原有数码等功能，电路结构和工作原理郡比较简单。
实验八 时序逻辑电路设计实验
实验八时序逻辑电路设计实验一、实验概述本实验是使用74LS74双D触发器构成一个扭环形计数器，以及使用74LS112双JK触发器构成三进制加法计数器。
二、实验目的1、掌握简单的时序电路的设计方法2、掌握简单时序电路的调试方法三、实验预习要求1、查找74LS74、74LS112、74LS00芯片引脚图，并熟悉引脚功能2、复习教材中异步2n进制计数器构成方法及同步2n进制计数器构成方法的内容3、复习同步时序电路和异步时序电路的设计方法4、设计画出用74LS74构成异步四进制减法计数器的逻辑电路图5、设计画出用74LS112构成同步四进制加法计数器的逻辑电路图四、实验原理时序逻辑电路是数字逻辑电路的重要组成部分,时序逻辑电路又称时序电路,主要由存储电路和组合逻辑电路两部分组成。
它和我们熟悉的其他电路不同,其在任何一个时刻的输出状态由当时的输入信号和电路原来的状态共同决定,而它的状态主要是由存储电路来记忆和表示的。
同时时序逻辑电路在结构以及功能上的特殊性,相较其他种类的数字逻辑电路而言,往往具有难度大、电路复杂并且应用范围广的特点。
时序逻辑电路通常可以分为同步时序逻辑电路和异步时序逻辑电路两大类。
同步时序逻辑电路从构成方式来讲，同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。
从电路行为上，同步电路的时序电路公用同一个时钟，而所有的时钟变化都是在时钟的上升沿（或下降沿）完成的。
同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻辑都是在同源时钟控制下运行。
注意，在用Verilog HDL实现时，并不要求是同一时钟，而是同源时钟。
所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方，且初相位相同的时钟。
异步时序逻辑电路异步时序逻辑电路，顾名思义就是电路的工作节奏不一致，不存在单一的主控时钟，主要是用于产生地址译码七、FIFO和异步RAM的读写控制信号脉冲。
除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件；电路状态改变完全有外部输入的变化直接引起。
74计数器
__ n 0
Q1 D Q F2
Q2
驱动方程
__ n 1 __ n 2
T / 触发器
D2 = Q
状态方程 （时钟方程）
Q0n +1 = D0 = Q Q1n +1 = D1 = Q Q
n +1 2 __ n 0
(CP0 = CP ) (CP1 = Q0 ) (CP2 = Q1 )
时序图
CP Q0 Q1 Q2
二分频器 fcp/2 四分频器 fcp/4 八分频器 fcp/8
特点：用T’触发器构成，时钟下降沿触发最低位， 低位下降沿触发高位。
维阻D触发器构成的异步二进制加法计数器
Q0 CP D Q F0 CP Q0 Q1 Q2 D Q F1 Q1 D Q F2 Q2
二分频器 f/2 四分频器 f/4 八分频器 f/8
Q1n +1 = Q Q
n +1 2
=Q
__ n 2
状态转换真值表
1↑ 1↑
1↑ 1↑
状态转换图
Q2 Q1Q0 000 → 111 → 110 → 101 ↑ ↓ 001 ← 010 ← 011 ← 100
时序图
CP Q0 Q1 Q2
ቤተ መጻሕፍቲ ባይዱ
二分频器 f/2 四分频器 f/4 八分频器 f/8
特点：用T’触发器构成，时钟上升沿触发最低位， 低位上升沿触发高位。
边沿JK触发器构成的异步二进制减法计数器
Q0
J K Q F0 K J Q F1 K
Q1
J Q F2
Q2
CP Q0 Q1 Q2
二分频器 f/2 四分频器 f/4 八分频器 f/8
特点：用T’触发器构成，时钟下降沿触发最低位， 低位上升沿触发高位。