三位二进制加法计数器、序列信号发生器的设计、用集成芯片设计一个256进制加法计数器
.(1).3位二进制同步加法计数器(2).串行数据检测电路
目录1 数字电子设计部分 (1)1.1课程设计的目的与作用 (1)1.2 课程设计内容 (1)1.3二进制同步加法计数器（无效状态为000、001） (1)1.3.1设计总框图 (1)1.3.2设计过程 (2)(1)状态图 (2)(2)选择触发器、求时钟方程、输出方程、状态方程和结果 (2)1.3.3 逻辑接线图 (7)1.3.4 模拟仿真结果 (7)1.4 检测序列（0001） (11)1.4.1设计过程 (11)1.4.2 逻辑接线图 (15)1.4.3 模拟仿真结果 (15)1.5参考文献 (17)2 模拟电子设计部分 (17)2.1 课程设计的目的与作用 (17)I2.1.1课程设计提要 (18)2.2 设计任务、及所用Multisim软件环境介绍 (19)2.3 电路模型的建立 (21)2.3.1长尾式差分放大电路 (21)2.3.2求和电路 (22)2.4 理论分析及计算 (23)2.4.1长尾式差分放大电路 (23)2.4.2求和电路 (24)2.5 仿真结果分析 (25)2.5.1长尾式差分放大电路 (25)2.5.2求和电路 (27)2.6 设计总结和体会 (28)2.7参考文献 (29)II1 数字电子设计部分1.1课程设计的目的与作用通过课程设计，深入了解二进制同步加法计数器以及串行数据检测电路的原理和应用，通过对电路进行仿真和模拟来对数据进行分析。
我们可以更加熟练地使用Multisim软件，独立完成课程设计对我们的学习思考和创新也有了很大的帮助。
1.2 课程设计内容本次课程设计有两方面的内容：（1）二进制同步加法计数器（无效态为000和001）（2）串行数据检测电路（检测0001）1.3二进制同步加法计数器（无效状态为000、001）1.3.1设计总框图输入加法计数器脉冲输出进位信号CP图1-3-1程序总框图11.3.2设计过程(1)状态图0 0 0 0 0010 011 100 101 110 111图1-3-2（a）状态图(2)选择触发器、求时钟方程、输出方程、状态方程和结果○1选择触发器由于JK触发器功能齐全、使用灵活，故选用3个下降沿JK触发器。
三位同步二进制加法器和串序列发生电路设计1.doc
三位同步二进制加法器和串序列发生电路设计1课程设计任务书目录1 数字电子设计部分(1)1.1 课程设计的目的与作用(1)1.2 课程设计的任务(1)1.3 三位同步二进制加法器和串行序列发生电路设计(1)1.3.1 三位同步二进制加法器设计电路的理论分析(1)1.3.2 串行序列发生电路设计(4)1.4设计总结和体会(6)1.5参考文献(7)2 模拟电子设计部分(8)2.1 课程设计的目的与作用(8)2.2 设计任务、及所用multisim软件环境介绍(8)2.3 电路模型的建立(11)2.4 理论分析及计算(13)2.4.1 正弦波发生电路的设计分析(13)2.4.2 矩形波发生电路的设计分析(15)2.4.3 三角波发生电路设计分析(17)2.5 仿真结果分析(18)2.5.1 RC串并联振荡网络的Multisim结果仿真分析(18)2.5.2 矩形波发生电路的Multisim仿真结果分析(20)2.5.3 三角波发生电路Multisim仿真结果分析(21)2.6 设计总结和体会(22)2.7 参考文献(22)1 数字电子设计部分1.1 课程设计的目的与作用随着科技的进步和社会的发展，数字电路在各种电器中的应用越来越广泛。
0、1代码的简易变换能够实现复杂的逻辑功能使得数字电路的实现效率很高。
课程设计的目的是通过实际设计并搭建一些简易但典型的数字电路来加深对各逻辑器件逻辑功能的理解。
课程设计能够使我们更进一步理解课堂上所学的理论知识，同时又能锻炼我们的动手能力和分析问题解决问题的能力。
1.2 课程设计的任务利用所学的数字电路的理论知识，用ＪＫ触发器、74LS00、74LS08等逻辑门在数字电路系统上设计并搭建001、010为无效状态的三位同步二进制加法器以及串行序列111111的检测电路，注意检查其中的无效状态能否自行启动，若不能自启进行相应的逻辑修改，直至符合设计要求。
观察并分析实验结果，进行课程设计答辩。
数字电子设计3位2进制同步计数器（约束项：000,010）串行序列信号检测器矩形波发生电路求和电路
数字电⼦设计3位2进制同步计数器（约束项：000,010）串⾏序列信号检测器矩形波发⽣电路求和电路课程设计任务书⽬录1数字电⼦设计部分 (1)1.1课程设计的内容和要求 (1)1.2计数器设计原理 (1)1.2.1三位⼆进制同步计数器状态图（000，010） (1)1.2.2选择触发器、求时钟⽅程、输出⽅程、状态⽅程和结果 (1) 1.2.3逻辑接线图 (4)1.2.4仿真结果 (5)1.3串⾏序列检测器设计原理 (8)1.3.2选择触发器、求时钟⽅程、输出⽅程、状态⽅程和结果 (8) 1.3.3、逻辑接线图 (11)1.3.4.仿真结果 (11)1.4 设计总结和体会 (13)2.模拟电⼦设计部分 (14)2.1课程设计的⽬的 (14)2.2矩形波发⽣器 (14)2.2.1简单原理及性能指标 (14)2.2.2结论 (15)2.2.3矩形波发⽣电路的仿真 (16)(1)仿真电路图 (16)(2)仿真波形及数据 (17)2.2.4结果分析 (22)2.3反相输⼊求和运算电路 (22)2.3.1简单原理及性能指标 (22)2.3.2结论 (23)2.3.3反相输⼊求和电路仿真 (23)图2.3.1反向输⼊求和电路仿真图 (24)(2)仿真结果 (24)图2.3.2仿真结果 (24)2.4误差分析 (24)2.4.1误差因素 (24)2.4.2改进⽅法 (25)2.5.设计总结和体会 (25)3.参考⽂献 (25)1数字电⼦设计部分1.1课程设计的内容和要求（1）了解同步加法计数器⼯作原理和逻辑功能。
（2）掌握计数器电路的分析，设计⽅法及应⽤。
（3）学会正确使⽤JK触发器。
1.2计数器设计原理1.2.1三位⼆进制同步计数器状态图（000，010）0011.2.2选择触发器、求时钟⽅程、输出⽅程、状态⽅程和结果（1）选择触发器由于JK触发器功能齐全、使⽤灵活，故选⽤3个下降沿JK触发器。
（2）求时钟⽅程CP0=CP1=CP2=CP（3）求输出⽅程输出⽅程的卡诺图为：图1.2.1输出⽅程的卡诺图（4）状态⽅程：次态卡诺图：N+1的次态卡诺图为：Q2N+1的次态卡诺图图1.2.2Q2Q1N+1的次态卡诺图为：N+1的次态卡诺图图1.2.3Q1N+1的次态卡诺图为QN+1的次态卡诺图图1.2.4 Q状态⽅程:Q2n+1=+=+=+(5) 驱动⽅程为:===1===(6) 检查能否⾃启动（⽆效状态000、010）000 001010 011所以能⾃启动。
3输入的组合逻辑电路3位二进制码
在逻辑电路中，输入的组合逻辑电路3位二进制码起着非常重要的作用。
它们通过不同的组合方式，可以实现各种逻辑运算和功能。
接下来，我将详细阐述这一主题，并根据你的要求进行深度和广度兼具的全面评估。
让我们来看一下输入的组合逻辑电路3位二进制码的基本概念。
在数字电子电路中，二进制码是一种用二进制数字表示的编码方式，每一位上的数值都只有0和1两种可能。
而3位二进制码则是由3个二进制数字组成的编码。
在逻辑电路中，这种编码可以表示8种不同的状态或信号，即从000到111的所有可能组合。
这种编码方式被广泛应用于逻辑门、计数器、存储器等电路中，具有非常重要的意义。
接下来，让我们来探讨输入的组合逻辑电路3位二进制码在实际应用中的具体功能。
它可以用于逻辑门电路中的输入。
在逻辑门电路中，不同的输入组合会导致不同的逻辑运算结果，而3位二进制码可以提供足够的组合方式，以满足各种逻辑运算的需求。
它还可以用于设计计数器和存储器等数字电路。
通过利用3位二进制码的8种不同组合，可以实现从简单的计数功能到复杂的存储和控制功能。
输入的组合逻辑电路3位二进制码在数字电子电路中扮演着至关重要的角色。
在深入了解了输入的组合逻辑电路3位二进制码的基本概念和实际应用之后，让我们来探讨一下个人对这一主题的观点和理解。
在我看来，3位二进制码的引入，使得数字电子电路的设计和实现变得更加灵活和高效。
它不仅提供了丰富的输入组合方式，还为各种逻辑运算和功能的实现提供了强大的支持。
通过合理的设计和应用，可以充分发挥3位二进制码的优势，实现更加复杂和多样化的功能，从而推动数字电子技术的发展和应用。
输入的组合逻辑电路3位二进制码在数字电子电路中具有非常重要的地位和作用。
它不仅在逻辑门、计数器、存储器等电路中发挥着关键的作用，还为数字电子技术的发展和应用提供了强大的支持。
通过深入分析和理解3位二进制码的基本原理和实际应用，可以更好地应用它，发挥它的潜力，从而实现数字电子领域的更大发展和创新。
三位二进制同步加法计数器设计
目录1 数字电子设计部分 (1)1.1课程设计的目的 (1)1.2设计的总体框图 (1)1.3设计过程 (1)1.4设计的逻辑电路图 (7)1.6实验仪器 (10)1.7实验结论 (10)1.8参考文献 (11)2 模拟电子设计部分 (11)2.1 课程设计的目的与作用: (11)2.2 设计任务、及所用multisim软件环境介绍 (11)2.3 差分放大电路 (12)2.3.1长尾式差分放大电路 (12)2.3.2 恒流源式差分放大电路 (16)2.4 反馈 (21)2.4.1电压并联负反馈 (21)2.4.2电压串联正反馈 (23)2.5 电压比较器 (24)2.5.1单限比较器 (24)2.5.2滞回比较器 (26)2.5.3双限比较器 (28)2.6 设计总结和体会 (30)2.7 参考文献 (31)1 数字电子设计部分1.1课程设计的目的1、加深对教材的理解和思考，并通过设计、验证证实理论的正确性。
2、学习自行设计一定难度并有用途的的计数器、加法器、寄存器等。
3、检测自己的数字电子技术的掌握程度。
1.2设计的总体框图①下图为三位二进制同步加法器示意框图：②下图为三位二进制同步加法器示意框图：1.3设计过程1、三位二进制同步加法计数器（无效态为010、011）（设输出为进位数）。
①根据题意可以确定出3位二进制加法器的状态图：000/0−−→001/0−−→100/0−−→101/0−−→110/0−−→ 111/1排列：nnn210Q Q Q3位二进制加法计数器的状态图下图为三位二进制同步加法计数器（无效态为010、011）的时序图：②选择触发器，求时钟方程。
选择触发器：由于JK 触发器功能齐全、使用灵活，故选用3个时钟下降触发的边沿JK 触发器。
求时钟方程：由于要求构成的是同步计数器，显然各个触发器的时钟信号都应使用输入脉冲，即012CP CPCP CP === ③求输出方程和状态方程：卡诺图如下：ⅰ、下图为3位二进制同步加法器的次态和输出卡诺图：ⅱ、下图为3位二进制同步加法器的输出的卡诺图：ⅲ、下图为3位二进制同步加法器的次态n+12Q 的卡诺图：ⅳ、下图为3位二进制同步加法器的次态n+11Q 的卡诺图：ⅴ、下图为3位二进制同步加法器的次态n+10Q 的卡诺图：根据输出卡诺图和各个触发器的次态卡诺图，可直接写出输出方程和下列状态方程：nY Q=1nQ CP↓n+1n n n n n n n n20210202102()n nQ Q Q Q Q Q Q Q Q Q Q=++=+n+1n n n n120101nQ Q Q Q Q Q=+n+1n00Q Q=④求驱动方程JK触发器的特性方程为：1n n nQ JQ KQ+=+CP↓直接对照现态的系数，写出驱动方程的：n20n n210J QK Q Q==n n120n10J Q QK Q==11JK==⑤检查电路是否能够自启动将无效态010、011代入状态方程中进行计算，结果如下：010/0−−→011/0−−→100（有效态）故而能够自启动。
数电课设三位二进制同步加法计数器序列信号发生器串行序列检测器电路设计方案
第一部分数字电子课程设计成绩评定表课程设计任务书目录1 课程设计的目的与作用 (1)1.1设计目的及设计思想 (1)1.2设计的作用 (1)1.3 设计的任务 (1)2 所用multisim软件环境介绍 (1)3 三位二进制同步加法计数器设计 (3)3.1 基本原理 (3)3.2 设计过程 (3)4序列信号发生器的设计 (6)4.1 基本原理 (6)4.2 设计过程 (6)5串行序列检测器电路设计 (7)5.1 基本原理 (7)5.2 设计过程 (8)6 仿真结果分析 (11)6.1 三位二进制同步加法计数器仿真 (11)6.2 序列信号发生器（发生序列100101）的仿真 (14)6.3 0110串行序列检测器电路设计 (17)7 设计总结和体会 (23)8 参考文献 (23)1 课程设计的目的与作用1.1设计目的及设计思想根据设计要求设计三位二进制加法计数器和序列信号发生器，加强对数字电子技术的理解,进一步巩固课堂上学到的理论知识。
了解计数器和序列信号发生器的工作原理。
1.2设计作用通过multisim软件仿真电路可以使我们对计数器和序列信号发生器有更深的理解。
学会分析仿真结果的正确性，与理论计算值进行比较。
通过课程设计，加强动手，动脑的能力。
1.3设计任务1.设计一个三位二进制同步加法计数器，要求无效状态为001,110。
2.设计一个序列信号发生器，要求发生序列100101。
2 所用multisim软件环境介绍multisim软件环境介绍Multisim是加拿大IIT公司（Interrative Image Technologies Ltd）推出的基于Windows的电路仿真软件，由于采用交互式的界面，比较直观、操作方便，具有丰富的元器件库和品种繁多的虚拟仪器，以及强大的分析功能等特点，因而得到了广泛的引用。
针对不同的用户，提供了多种版本，例如学生版、教育版、个人版、专业版和超级专业版。
其中教育版适合高校的教学使用。
三位二进制同步计数器(无效态000 100)和串行序列发生电路设计(检测序号0100)综述
课程设计任务书目录1 数字电子设计部分 (1)1.1程序设计的目的与作用 (1)1.2课程设计的任务 (1)1.3 三位同步二进制加法器和串行序列发生电路设计 (1)1.3.1三位二进制同步加法器设计电路的理论分析 (1)1.3.2串行序列发生电路设计 (8)1.4设计总结和体会 (13)1.5参考文献 (13)2 模拟电子设计部分 (14)2.1设计课程的目的与作用 (14)2.2 设计任务、及所用multisim软件环境介绍 (14)2.3 电路模型的建立 (14)2.3.1比例运算电路Multisim仿真 (14)2.3.2三运放数据放大器Multisim仿真 (16)2.3.3求和电路Multisim仿真 (16)2.3.4积分电路Multisim仿真 (17)2.4 理论分析及计算 (17)2.4.1比例运算电路的设计分析 (17)2.4.2三运放数据放大器的设计分析 (19)2.4.3求和电路的设计分析 (19)2.4.4积分电路的设计分析 (19)2.5 仿真结果分析 (20)2.5.1比例运算电路的Multisim结果仿真分析 (20)2.5.2、三运放数据放大器的Multisim结果仿真分析 (21)2.5.3求和电路的Multisim结果仿真分析 (23)2.5.4积分电路的Multisim结果仿真分析 (23)2.6设计总结和体会 (24)2.7 参考文献 (24)1 数字电子设计部分1.1程序设计的目的与作用1.1.1了解同步计数器和串行序列发生电路设计的原理和逻辑功能。
1.1.2掌握同步计数器和串行序列发生电路的分析、设计方法及应用。
1.2课程设计的任务1.2.1三位二进制同步计数器1.2.2串行序列发生电路设计1.3 三位同步二进制加法器和串行序列发生电路设计1.3.1三位二进制同步加法器设计电路的理论分析（1）因为无效态是000，100画出状态图如下：（2）画时序图如下：CPQQ1Q2（2）选择触发器，求时钟方程和状态方程○1选择触发器由于JK触发器功能齐全、使用灵活，在这里选用3个CP下降沿触发的边沿JK触发器。
三位二进制加法计数器课设
三位二进制加法计数器课设引言在计算机科学和数字电子技术领域中，二进制是一种非常重要的数制。
在数字电路中，数字信号的计算和处理通常涉及二进制数的运算。
本文将介绍一个名为”三位二进制加法计数器”的课设项目。
该项目旨在帮助学生深入理解二进制加法的原理和计算过程，并通过实践设计和实现一个简单的三位二进制加法计数器。
项目目标本项目的主要目标是设计和实现一个可以进行三位二进制数加法运算的计数器，并能正确显示结果。
具体而言，项目需要完成以下任务： 1. 设计并实现一个带有三个输入端口（A、B、C）和两个输出端口（S、C_out）的三位二进制加法器。
2.设计并实现一个能够接受用户输入的界面，并能将输入的二进制数显示在屏幕上。
3. 实现一个计算功能，能够将用户输入的两个三位二进制数进行加法运算，并将结果显示在屏幕上。
项目实施步骤在开始实施项目之前，需要明确项目的基本架构和设计理念，以便能够合理、高效地完成项目。
步骤一：设计三位二进制加法器在此步骤中，我们将设计并实现一个三位二进制加法器。
该加法器将接受三个输入信号A、B和C，其中A和B是两个三位二进制数，C是来自低位加法器的进位信号。
加法器的输出将包括一个三位二进制数和一个进位输出信号C_out。
加法器的设计可以参考以下步骤： 1. 定义输入和输出端口：确定输入端口A、B和C以及输出端口S和C_out的位数和类型。
2. 设计基本逻辑门：根据二进制加法的原理，使用逻辑门（如AND门、OR门和XOR门）设计每个位的加法器。
3.连接多个位加法器：将每个位的加法器连接起来，以实现对三位二进制数的加法运算。
4. 设计进位逻辑：通过逻辑门设计进位逻辑，确定进位输出信号C_out的值。
5. 实现加法器的多路选择：根据输入信号C的值，选择将进位逻辑与一部分位加法器相连，实现最终的加法运算。
6. 通过仿真工具验证设计的正确性：使用仿真工具验证设计的正确性，并进行必要的修正和调整。
三位二进制加法计数器课设
三位二进制加法计数器课设一、引言在数字电路课程中，三位二进制加法计数器是一个非常重要的实验，它可以让学生深入理解数字电路的基本原理和设计方法。
本文将详细介绍三位二进制加法计数器的设计过程和实验步骤。
二、设计过程1. 确定计数器的功能三位二进制加法计数器可以实现从000到111的循环计数。
当计数器达到111时，它会自动从000重新开始计数。
我们需要设计一个能够实现这个功能的电路。
2. 设计逻辑电路为了实现三位二进制加法计数器的功能，我们需要使用多种逻辑门来构建电路。
我们需要使用三个D触发器来存储当前的计数值。
每个D 触发器有两个输入端口：D和CLK。
当CLK信号为高电平时，D触发器会将输入信号D存储在内部，并输出一个相应的输出信号Q。
接下来，我们需要使用三个全加器来执行二进制加法运算。
全加器有三个输入端口：A、B和Cin（进位信号）。
它们分别代表两个要相加的二进制数字和上一次运算中产生的进位信号。
全加器还有两个输出端口：S（和）和Cout（进位信号）。
S输出代表两个二进制数相加的结果，而Cout输出代表本次运算是否产生了进位信号。
我们需要使用三个AND门来判断计数器是否达到了最大值。
当三个D触发器的输出都为1时，AND门会输出一个高电平信号，表示计数器已经达到了最大值，需要重新开始计数。
3. 组装电路根据上述设计逻辑，我们可以开始组装三位二进制加法计数器的电路。
将三个D触发器连接到CLK信号源和全加器的输入端口。
然后将全加器连接起来，并将它们的输出端口连接到D触发器的D端口。
接下来，将三个AND门连接到D触发器的输出端口，并将它们的输出端口连接到全加器的Cin端口。
将每个D触发器的CLR（清零）端口连接到一个复位开关上。
4. 测试电路在完成电路组装之后，我们需要对其进行测试以确保其正常工作。
在没有任何输入时按下复位开关。
这会将所有D触发器设置为0，并清除所有全加器中的进位信号。
接下来，我们可以按下计数按钮或者手动改变输入信号来测试电路。
第四章 时序逻辑电路(2)
在实际使用过程中，我们用计数器辅以数据选择器可以 方便地构成各种序列发生器。构成的方法如下：
第一步 构成一个模P计数器，P为序列长度； 第二步 选择适当的数据选择器，把欲产生的序列按规定 的顺序加在数据选择器的数据输入端，并将其地址输入端与
计数器的输出端适当地连接在一起。
【例4.7】试用计数器74LS161和数据选择器设计一个011000 11序列发生器。 解：由于序列长度P=8，故将74LS161构成模8计数器， 并选用数据选择器74LS151产生所需序列，从而得电路如图
四．组成序列信号发生器
序列信号是在时钟脉冲作用下产生的一串周期性Fra bibliotek二 进制信号。
图4.39是用74LS161及门电路构成的序列信号发生器。 其中74LS161与G1构成了一个模5计数器，且Z= 。
Q0 Q 2
在CP作用下，计数器的状态变化如表4.13所示。由于 Z= Q0 Q2 ，故不同状态下的输出如该表的右列所示。因此，这 是一个01010序列信号发生器，序列长度P=5。
D0 DI
Di Qi 1
（i=1,2,…n）
设移位寄存器的初始状态为0000，串行输入数码 DI=1101，从高位到低位依次输入。在4个移位脉冲作用 后，输入的4位串行数码1101全部存入了寄存器中。电 路的状态表如表4.15所示，时序图如图4.44所示。
移位寄存器中的数码可由Q3、Q2、Q1和Q0并行输出，也 可从Q3 串行输出。串行输出时，要继续输入4个移位脉冲， 才能将寄存器中存放的4位数码1101依次输出。
【例4.4】用74LS160组成48进制计数器。 解：因为N＝48，而74LS160为模10计数器，所以要 用两片74LS160构成此计数器。 先将两芯片采用同步级联方式连接成100进制计数器。
三位二进制同步加法计数器的设计
1 三位二进制同步加法计数器的设计（000，111）1.1课程设计的目的：1、了解同步加法计数器工作原理和逻辑功能。
2、掌握计数器电路的分析，设计方法及应用。
3、学会正确使用JK 触发器。
1.2设计的总体框图：C图1.1六进制加法器1.3设计过程：1 状态图：图1.2六进制加法状态图2 时序图：CP : Q 2:Q1:Q 0: Y :图1.3六进制加法的波形图3选择的触发器名称:选用三个CP 下降沿触发的边沿JK 触发器74LS112 输出方程:图1.4输出Y 的卡诺图Y=Q 2n Q 1n4图1.5六进制同步加法计数器的次态卡诺图5各个触发器次态的卡诺图Q1 n Q0n Q 2n00 01 11 10 0 1图1.6Q 2n+1的卡诺图Q 1n Q 0n Q 2n00 01 11 10 0 1图1.7 Q 1n+1的卡诺图Q1n Q 0n Q 2n00 01 11 10 0 16由卡诺图得出状态方程为：Q 2n+1=Q 1n Q 2n + Q 1n Q 0n Q 2nQ 1n+1=Q 0n Q 1n + Q 2n Q 0n Q 1nQ 0n+1=Q 0n(1) 驱动方程：2J = Q 1n Q 0n 1J = Q 0n 0J =12K = Q 1n 1K = Q 2n Q 0n 0K =17.检查能否自启动：/0 /1111 000 001 (有效状态)图1.8检测能否自启动1.4设计的逻辑电路图：图1.9六进制加法计数器的电路图1.5设计的电路原理图：图1.10六进制加法计数器的原理图1.6实验仪器：(1)数字原理实验系统一台(2)集成电路芯片：74LS08一片74LS00一片74LS112三片1.7实验结论：经过实验可知，满足时序图的变化，且可以进行自启动。
实验过程中很顺利，没有出现问题。
0/02 串行序列信号检测器的设计（检测序列0111）2.1课程设计的目的：1、了解串行序列信号检测器的工作原理和逻辑功能2、掌握串行序列信号检测器电路的分析，设计方法及应用。
三位二进制加法计数器(无效态：000,001)设计一个基于74138的组合电路 设计一个140进制加法计数器综述
目录1 课程设计的目的与作用 (1)2 设计任务 (1)3 设计原理 (2)3.1三位二进制加法计数器 (2)3.2全加器 (2)3.3用集成芯片设计一个140进制的加法器 (2)4实验步骤 (3)4.1加法计数器 (3)4.2全加器 (6)4.3用集成芯片设计一个140进制的加法器 (7)5仿真结果分析 (8)6设计总结 (9)7参考文献 (9)1课程设计的目的与作用（1）了解同步计数器及序列信号发生器工作原理；（2）掌握计数器电路的分析，设计方法及应用；（3）掌握序列信号发生器的分析，设计方法及应用2 设计任务2.1加法计数器（1）设计一个循环型3位2进制加法计数器，其中无效状态为（000，001），组合电路选用与门和与非门等。
（2）根据自己的设计接线。
（3）检查无误后，测试其功能。
2.2全加器（1）设计一个全加器，选用一片74LS138芯片设计电路。
（2）根据自己的设计接线。
（3）检查无误后，测试其功能。
2.3 140进制的加法器（1）设计一个140进制加法器并显示计数，选用两片74L163芯片设计电路。
（2）根据自己的设计接线。
（3）检查无误后，测试其功能。
3 设计原理3.1加法计数器1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。
计数器按长度可分为：二进制，十进制和任意进制计数器。
计数器不仅有加法计数器，也有减法计数器。
如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。
在同步计数器中，个触发器共用同一个时钟信号。
2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。
3.CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。
表三位二进制加法计数器状态表
图
D触发器组成的4位右移寄存器
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课题1
寄存器
（2）双向移位寄存器 若将右移移位寄存器和左移移位寄存器组合在一起，在控制电 路的控制下，就构成双向移位寄存器。 图 8-1-3 所示为 4 位双向移位寄存器 74LS194 的逻辑符号及外 引线功能图。 图中 CR 为置零端，D3 ～ D 0 为并行数码输入端，Q3 ～
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课题2
计数器
四位二进制加法计数器
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课题2
输入cp脉冲个数 0 1 2 3 4 5 6 7 8 9 10 11
计数器
Q3
0 0 0 0 0 0 0 0 1 1 1 1
四位二进制加法计数器状态表
Q2
0 0 0 0 1 1 1 1 0 0 0 0 输出二进制数
Q1
电子技术基础与技能
模块8
时序逻辑电路
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目录
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寄存器 计数器
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任务导入
在许多场合需要测量旋转部件的转速，如电机转速、机动车车速 等，转速多以十进制数制显示。下图所示是测量电动机转速的数字转 速测量系统示意图。
图 数字转速测量系统示意图
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任务导入
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课题2
计数器
1．二进制加法计数器
(1)异步二进制加法计数器 所谓异步计数器是指计数脉冲并不引到所有触发器的时钟脉冲输入端， 有的触发器的时钟脉冲输入端是其他触发器的输出，因此，触发器不是 同时动作。 下图所示为三位二进制加法计数器的逻辑图。
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课题2
计数器
三位二进制加法计数器 上一页 下一页 返回
三位二进制模5计数器 课程设计
课程设计任务书学生姓名专业班级指导教师学院名称一、题目：三位二进制模5计数器。
当外部输入X = 1时，计数器加2计数；外部输入X = 0时，计数器加1计数。
“模5”为逢“5”进1计数。
原始条件：使用D触发器( 74 LS 74 )、“与”门( 74 LS 08 )、“或”门( 74 LS 32 )、非门( 74 LS 04 )，设计三位二进制模5计数器。
二、要求完成设计的主要任务如下：1．能够运用数字逻辑的理论和方法，把时序逻辑电路设计和组合逻辑电路设计相结合，设计一个有实际应用的数字逻辑电路。
2．使用同步时序逻辑电路的设计方法，设计三位二进制模5计数器。
写出设计中的三个过程。
画出课程设计图。
3．根据74 LS 74、74 LS 08、74 LS 32、74 LS 04集成电路引脚号，在设计好的三位二进制模5计数器电路图中标上引脚号。
4．在试验设备上，使用74 LS 74、74 LS 08、74 LS 32、74 LS 04集成电路连接、调试和测试三位二进制模5计数器电路。
三、课程设计进度安排：序号课程设计内容所用时间1 设计三位二进制模5计数器电路 1天2 电路连接、调试和测试 3天3 分析总结设计，撰写课程设计 1天合计 5天指导教师签名：年月日系主任（责任教师）签名：年月日三位二进制模5计数器课程设计一．课程设计内容：1．三位二进制模5计数器逻辑结构Y2 Y1 Y0 计数器输出三位二进制模5计数器时钟输入( 手工)2．三位二进制模5计数器设计1）第一步：建立状态转移真值表（状态图）真值表x y2 y1yD2D1D0y2（n+1）y1（n+1）y0（n+1）0 0 0 0 0 0 1 0 0 10 0 0 1 0 1 0 0 1 00 0 1 0 0 1 1 0 1 10 0 1 1 1 0 0 1 0 00 1 0 0 0 0 0 0 0 0 0 1 0 1 d d d d d d 0 1 1 0 d d d d d d0 1 1 1 d d d d d d1 0 0 0 0 1 0 0 1 01 0 0 1 0 1 1 0 1 11 0 1 0 1 0 0 1 0 01 0 1 1 0 0 0 0 0 01 1 0 0 0 0 1 0 0 11 1 0 1 d d d d d d1 1 1 0 d d d d d d1 1 1 1 d d d d d d2）第二步：激励函数卡诺图和激励函数表达式激励函数卡诺图：D2:D1：D0：激励函数表达式：D2=y1(x⊕y0)；D1=x(y1⊕y0)+x1y2y；D0=0x+x1y(y2+y0)；y2yy2（n+1）=D2；y1（n+1）=D1；y0(n+1) =D03） 第三步：画出三位二进制模5计数器的逻辑电路图，同时标出电路引脚。
365进制计数器的设计
365进制计数器的设计1.课题名称设计一个三百六十五进制的计数器。
2.内容摘要对系统的设计任务明确系统应完成的任务。
把系统要完成的任务分解为若干个单元方案选择的重要任务是根据掌握方案的设计合理、可靠、经济、功能齐全、技术先进。
并且对方案要不断进行可行性和优3.设计内容及要求采用集成芯片74160，各位间为十进制关系，要求附加必要1的门电路。
于是计数器，自然想到了十进制计数器。
可以用3个十进制计数器加上适当的门和反馈线来构成电路。
设三个计数器为A，B，C，分别代表个位，十位，百位。
题目要求知，当A的输出为0时，B和C的状态应该为锁存状态。
当A的输出为1且B的输出为0时，B的状态应为计数，C的状态为锁存。
当A和B的输出都为1时，B和C的状态都为计数。
而且，当A的状态为0101且 B的状态为0110且A的状态为0011时，应将A，B，C的状态置为0001，0000，0000。
以上思路设计出计数模块如下图：VCCIO15V3456710912ABCDENPENT~LOAD~CLRCLKU9QAQBQCQDR CO1413121115IO2IO3U2A74LS00DIO4IO5IO6IO7IO874LS160D U134********ABCDENPENT~LOAD~CLRCLKQAQBQCQDRCO141312 1115IO9U4A74LS00DU7A74LS27DU6B74LS00DIO10IO11IO12IO 1374LS160DU3U5A14131211153456710912ABCDENPENT~LOAD~ CLRCLKQAQBQCQDRCO74LS00D74LS160D显示部分，用3个7段显示器和3个74×47来构成。
加上适当的反馈线和逻辑门来实现高位灭零。
电路见下：2VCC5VCACACAU7ABCDEFGABCDEFGU9ABCDEFGU13131211109151 41312111091514OAOBOCODOEOFOGOAOBOCODOEOFOG~LT~RBI~BI/RBO~LT~RBI~BI/RBO74LS47DABCD74LS47DABCD~LT~RBI~BI /RBO354U8U12OAOBOCODOEOFOG1312111091514U1474LS47D71 26ABCD3547126354X1V11kHz 20 V IO1IO2IO3IO4IO5IO6IO7IO8IO9IO10IO11IO12IO13U157126U 16GND365OR4OR4U17OR2计数器简介74160是一个十进制计数器，它具有计数允许、复位和预置数据功能。
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目录1课程设计的目的与作用 (1)2设计任务 (1)2.1同步计数器 (1)2.2序列信号发生器 (1)3设计原理 (1)3.1同步计数器 (1)3.1.1加法计数器 (2)3.1.2减法计数器 (2)3.1.3用集成芯片设计一个256进制的加法器 (2)3.2序列信号发生器 (3)4实验步骤 (3)4.1同步计数器 (3)4.1.1加法计数器 (4)4.1.2减法计数器 (7)4.1.3用集成芯片设计一个256进制的加法器 (10)4.2序列信号发生器 (11)5设计总结与体会 (14)6参考文献 (15)1课程设计的目的与作用1.了解同步计数器及序列信号发生器工作原理；2.掌握计数器电路的分析，设计方法及应用；3.掌握序列信号发生器的分析，设计方法及应用；2设计任务2.1同步计数器1.使用设计一个循环型3位2进制加法计数器，其中无效状态为（001，010），组合电路选用与门和与非门等。
2.根据自己的设计接线。
3.检查无误后，测试其功能。
2.2序列信号发生器1.使用设计一个能循环产生给定序列的序列信号发生器，其中发生序列（1000001），组合电路选用与门和与非门等。
根据自己的设计接线。
2.检查无误后，测试其功能。
3设计原理3.1同步计数器（1）计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。
计数器按长度可分为：二进制，十进制和任意进制计数器。
计数器不仅有加法计数器，也有减法计数器。
如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。
在同步计数器中，个触发器共用同一个时钟信号。
（2）时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的词态方程；再根据给定初太，一次迭代得到特征转换表，分析特征转换表画出状态图。
（3）设计过程：设计流程如图1所示。
图1 同步时序逻辑电路设计流程3.1.1加法计数器CP 是输入计数脉冲，所谓计数，就是记CP 脉冲个数，每来一个CP 脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP 脉冲，计数器归零的同时给高位进位，即要给高位进位信号。
3.1.2减法计数器CP 是输入减法计数脉冲，每输入一个CP 脉冲，计数器就减一个1，当不够减时就向高位借位，显然向高位借来的1应当8,8-1=7。
因此在状态为000时，输入一个CP 脉冲，不够减，向高位借1当8，减去1后剩7，所以计数器的状态应该由000转换到111，且同时应向高位送出借位信号。
3.1.3用集成芯片设计一个256进制的加法器选取两片74LS161设计由状态00000000~11111111的256进制加法计数器。
74LS161具有以下功能：时序逻辑问题状态赋值状态转换图最简逻辑表达式逻辑图选定触发器类型检查能否自启动★异步清零功能当0=CR 时，计数器清零。
在0=CR 时，其他输入信号都不起作用，由时钟触发器的逻辑特性知道，其异步输入端信号是优先的，0=CR 正是通过D R 复位计数器也即使异步清零的。
★同步并行置数功能当1=CR 、0=LD 时，在CP 上升沿操作下，并行输入数据30~d d 进入计数器，使01231111213d d d d Q Q Q Q n n n n =++++。
★二进制同步加法计数功能当1==LD CR 时，若1==P T CT CT ,则计数器对CP 信号按照8421编码进行加法计数。
★保持功能当1==LD CR 时，若0=∙P T CT CT ,则计数器将保持原来状态不变。
对于进位信号有两种情况，如果0=T CT ,那么0=CO ;若是1=T CT ,则n n n n Q Q Q Q CO 0123=。
3.2序列信号发生器（1)序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址码，数据等，也可以做控制信号。
（2)计数型序列信号发生器是在计数器的基础上加上反馈网络构成。
要实现序列长度为M 序列信号发生器。
其设计步骤为： a 先设计一个计数模值为M 的计数器；b 再令计数器每一个状态输出符合序列信号要求；C 根据计数器状态转换关系和序列信号要求设计输出组合网络。
4实验步骤4.1同步计数器4.1.1加法计数器（1）根据要求有其状态图如下图2所示。
000 /0 011 /0 100 /0 101 /0 110 0 1110/1排列Q 2nQ 1nQ 0n输出 /Y 图2 状态图（2）选择触发器，求时钟方程、输出方程、状态方程 a 选择触发器由于触发器功能齐全、使用灵活，在这里选用3个CP 下降沿触发的边沿JK 触发器。
b 求时钟方程采用同步方案，故取CP 0=CP 1=CP 2=CP （1.1） CP 是整个要设计的时序电路的输入时钟脉冲。
c 求输出方程 确定约束项由所给题目有无效状态为001,010其对应的最小项为n n n Q Q Q 012和n n n Q Q Q 012是约束项。
由图2所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y 的卡诺图，如图3所示。
Q 1nQ 0nQ2n00 01 11 100 1图3 Y 的卡诺图显然，根据图3可以得到 n n n Q Q Q Y 012 (1.2) d 求状态方程由图2所示状态图可直接画出如图4所示电路次态Q 2n+1Q 1n+1Q 0n+1卡诺图。
再分解开便可得到如图5所示各触发器的卡诺图。
Q 1nQ 0nQ 2n00 01 11 101图4 次态Q 2n+1Q 1n+1Q 0n+1卡诺图Q 1nQ 0nQ 2n00 01 11 100 10 X 01X 0 00 X 11X 1 1011XXX 110000111XXX100 101(a) Q 2n+1卡诺图Q 1nQ 0nQ 2n00 01 11 100 1 (b) Q 1n+1卡诺图Q 1nQ 0nQ 2n00 01 11 100 1 (c) Q 0n+1卡诺图图5 各触发器的卡诺图显然，由图5所示各触发器的卡诺图便可很容易的得到n n n n n n n Q Q Q Q Q Q Q 21021212++=+n n n n n n n Q Q Q Q Q Q Q 10011211++=+ (1.3) n n Q Q 010=+ (3)求驱动方程 触发器的特性方程为n n n Q K Q J Q +=+1 (1.4) 化简后可得驱动方程1 X 11X 0 01 X 01X 0 110=J 10=Kn n Q Q J 201= n Q K 01= （1.5） n Q J 12= n n Q Q K 102= （4）Multisim 仿真电路图图6 仿真电路图 （5）检查电路能否自启动将无效状态001、010代入式（1.2）（1.3）中进行计算，结果如下：001 /0 010 0 011 （有效状态） 可见，所设计的时序电路能够自启动。
4.1.2减法计数器（1）缺少状态001状态图如下图7所示000 0 010 0 011 0 100 0 101 0 110 0 1111 图7 状态图 排列Q 2nQ 1nQ 0n输出 /Y（2）选择触发器，求时钟方程、输出方程、状态方程 ✧ 选择触发器由于触发器功能齐全、使用灵活，在这里选用3个CP 下降沿触发的边沿JK 触发器。
✧ 求时钟方程采用同步方案，故取CP 0=CP 1=CP 2=CP （1.6）CP 是整个要设计的时序电路的输入时钟脉冲。
✧ 求输出方程约束条件是001，其对应的最小项为n n n Q Q Q 012是约束项由图7所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y 的卡诺图，如图8所示。
Q1n Q0nQ 2n00 01 11 101 图8 Y 卡诺图由图可得 n n Q Q Y 12 （1.7） （3）求状态方程由图7所示状态图可直接画出如图9所示电路次态Q 2n+1Q 1n+1Q 0n+1卡诺图。
再分解开便可得到如图10所示各触发器的卡诺图。
Q 1nQ 0nQ 2n00 01 11 101 X 00 0 0111 XXX 000 0101图9 次态Q2n+1Q 1n+1Qn+1卡诺图Q 1nQ 0nQ 2n00 01 11 101Q 2n+1卡诺图Q 1nQ 0nQ 2n00 01 11 101Q 1n+1卡诺图Q 1nQ 0nQ 2n00 01 11 101 Q 0n+1卡诺图图10 各触发器的卡诺图由图10可以得到1 X 1110 0 01 X 010 1 11 X 0110 0 1n n n n n n n Q Q Q Q Q Q Q 21202112++=+n n n n n Q Q Q Q Q 101011+=+ （1.8） n n n n n Q Q Q Q Q 020110+=+(3)求驱动方程 JK 触发器的特性方程为nn n Q K Q J Q+=+1（1.9） n n Q Q J 210= 10=Kn Q K J 011== （1.10） n Q J 12= n n Q Q K 102=（4）Multisim 仿真电路图图11 电路仿真图4.1.3用集成芯片设计一个256进制的加法器（1）74LS161的引脚功能CP 是输入计数脉冲，也就是加到各个触发器的时钟信号端的时钟脉冲；CR 是清零端；LD是置数控制端；P CT 和T CT 是两个计数器工作状态控制端；0D ~3D 是并行输入数据端；CO 是进位信号输出端；0Q ~3Q 是计数器状态输出端。
输 入输 出CRLDP CT T CTCP0D1D 2D 3D1n 0Q1n 1Q1n 2Q1n 3QCO0 × × × × ××××0 1 0 × × ↑ 0d1d2d3d0d1d2d3d1 1 1 1 ↑ × × × × 计数 1 1 0 × × × × × × 保持 11××××××保持图12 74LS161状态表（2）选用芯片的二进制同步加法计数功能，256进制正好是两片74LS161全用，所以1==LD CR ，1==P T CT CT 。
仿真图如下图13 仿真图4.2序列信号发生器（1）采用JK 触发器、与门和与非门组成缺少状态100，发生序列为1000001的序列信号发生器状态图如下所示。
000 0/1 001 0/0 010 0/0 011 0/0 101 0 0 110 0 0 1110/1排列Q 2n Q 1nQ 0n输出 /Y 图14 状态图（1）求输出方程Q 1nQ 0nQ 2n00 01 11 100 1图 15 输出Y 卡诺图由图可得 n n n n n Q Q Q Q Q Y 01012 （1.11）图16 真值表 （2）求状态方程Q 1nQ 0nQ1 Q2 Q3 Y 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 1 0 0 111110 010 0 XQ 2n00 01 11 101图 17 次态Q 2n+1Q 1n+1Q 0n+1卡诺图Q 1nQ 0nQ 2n00 01 11 101Q 2n+1卡诺图Q 1nQ 0nQ 2n00 01 11 101Q 1n+1卡诺图Q 1nQ 0nQ 2n00 01 11 101Q 0n+1卡诺图图18 各个触发器的卡诺图 由卡诺图可得：001010 110000111011101 XXX0 110 1 X1 111 0 X10 011 1 Xn n n n n n n n Q Q Q Q Q Q Q Q 212021012++=+n n n n n Q Q Q Q Q 101011+=+ （1.12） n n n n n Q Q Q Q Q 012010+=+ （3）求驱动方程JK 触发器的特征方程n n n Q K Q J Q +=+1 （1.13） 10=J n n Q Q K 210=n Q K J 011== （1.14）n n Q Q K J 1022==（4）Multisim 仿真电路图图19 仿真电路图5设计总结与体会通过本次课程设计使我对同步计数器及序列信号发生器工作原理有了更深的了解，同时掌握计数器电路的分析，设计方法及应用和序列信号发生器的分析，设计方法及应用，基本能够独立设计出一般简单的电路。