三位二进制加法计数器(无效态：000,001)设计一个基于74138的组合电路 设计一个140进制加法计数器

目录

1 课程设计的目的与作用 (1)

2 设计任务 (1)

3 设计原理 (2)

3.1三位二进制加法计数器 (2)

3.2全加器 (2)

3.3用集成芯片设计一个140进制的加法器 (2)

4实验步骤 (3)

4.1加法计数器 (3)

4.2全加器 (6)

4.3用集成芯片设计一个140进制的加法器 (7)

5仿真结果分析 (8)

6设计总结 (9)

7参考文献 (9)

1课程设计的目的与作用

（1）了解同步计数器及序列信号发生器工作原理；

（2）掌握计数器电路的分析，设计方法及应用；

（3）掌握序列信号发生器的分析，设计方法及应用

2 设计任务

2.1加法计数器

（1）设计一个循环型3位2进制加法计数器，其中无效状态为（000，001），组合电路选用与门和与非门等。

（2）根据自己的设计接线。

（3）检查无误后，测试其功能。

2.2全加器

（1）设计一个全加器，选用一片74LS138芯片设计电路。

（2）根据自己的设计接线。

（3）检查无误后，测试其功能。

2.3 140进制的加法器

（1）设计一个140进制加法器并显示计数，选用两片74L163芯片设计电路。

（2）根据自己的设计接线。

（3）检查无误后，测试其功能。

3 设计原理

3.1加法计数器

1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。

2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。

3.CP 是输入计数脉冲，所谓计数，就是记CP 脉冲个数，每来一个CP 脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP 脉冲，计数器归零的同时给高位进位，即要给高位进位信号。

3.2全加器

1.74LS138有三个输入端：A0,A1，A2 和八个输出端Q0-Q7. 3个使能输入端口分是STB,STC,STA,只有当STB=STC=0，STA=1时，译码器才能正常工作，否则译码器处于禁止状态，所有输出端为高电平。

2.以处理低位进位，并输出本位加法进位。多个全加器进行级联可以得到多位全加器

3.3用集成芯片设计一个140进制的加法器

选取两片74LS163芯片设计140进制加法计数器。74LS163具有以下功能： A 异步清零功能

当0=CR 时，计数器清零。在0=CR 时，其他输入信号都不起作用，由时钟触发器的逻辑特性知道，其异步输入端信号是优先的，0=CR 正是通过D R 复位计数器也即使异步清零的。

B 同步并行置数功能

当1=CR 、0=LD 时，在CP 上升沿操作下，并行输入数据30~d d 进入计数器，使

01231

0111213d d d d Q Q Q Q n n n n =++++。

C 二进制同步加法计数功能

当1==LD CR 时，若1==P T CT CT ,则计数器对CP 信号按照8421编码进行加法计数。 D 保持功能

当1==LD CR 时，若0=•P T CT CT ,则计数器将保持原来状态不变。对于进位信号有两

种情况，如果0=T CT ,那么0=CO ;若是1=T CT ,则n

n n n Q Q Q Q CO 0123=。

4实验步骤

4.1加法计数器

1.根据要求有其状态图如下图所示。

/0 /0 /0 /0 /0

0/1

图1 状态图 2.选择触发器，求时钟方程、输出方程、状态方程 A 选择触发器

由于触发器功能齐全、使用灵活，在这里选用3个CP 下降沿触发的边沿JK 触发器。 B 求时钟方程 采用同步方案，故取

CP 0=CP 1=CP 2=CP （1.1） CP 是整个要设计的时序电路的输入时钟脉冲。 C 求输出方程 确定约束项

010

011

100

101

110

111

由所给题目有无效状态为000,001其对应的最小项为n n n Q Q Q 012和n

n n Q Q Q 012是约束项。

由图2所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y 的卡诺

图，如图3所示。

Q 1

n

Q 0n

Q

图2 Y 的卡诺图

显然，根据图得 n

n n Q Q Q Y 012

(1.2) D

求状态方程

由图1所示状态图可直接画出如图3所示电路次态Q 2n+1

Q 1n+1Q 0

n+1

卡诺图。再分解开便

可得到如图4所示各触发器的卡诺图。 Q 1

n

Q 0n

Q 2

图3 次态Q

2n+1Q 1n+1Q

n+1

卡诺图 Q 1

n

Q 0n

Q

(a) Q 2

n+1

卡诺图