四位二进制减法计数器
计算机组成原理4位二进制计数器实验报告
计算机组成原理实验一4位二进制计数器实验姓名：李云弟 学号:1205110115 网工1201【实验环境】1. Windows 2000 或 Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。
【实验目的】1、熟悉VHDL 语言的编写。
2、验证计数器的计数功能。
【实验要求】本实验要求设计一个4位二进制计数器。
要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。
（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。
同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。
电工电子技术基础知识点详解3-1-1-二进制计数器
74LS197
CT/ LD CR
D3 D2 D1 D0
逻辑功能示意图
芯片内有一个二进制计数器和一个八进制计数器
CP下降沿( )触发器翻转
有置“0”端和置数端，低电平有效。
2. 同步二进制计数器
同步计数器：计数脉冲同时接到各位触发器，各位触发器状态的变 换与计数脉冲同步。
异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因 而工作速度较慢。
Q2
Q1
Q0
与关系
Q
J FF3
QJ
FF2
Q
J FF1
J
Q FF0
K
K
K
K
Q
Q
Q
Q
RD
CP
由主从型 JK 触发器组成的同步四位二进制加法计数器
计数脉冲同时加到各位触发器上，当每个到来后触发器状态是 否改变要看J、K的状态。
Q3
Q2
Q1
Q0 最低位触发器FF0每一个
与关系
脉冲就翻转一次；
Q
J FF3
K
JK触发器构成减法计数器
74LS197集成4位异步二进制加法计数器
U CC C R Q 3 D 3 D1 Q 1 C P0
Q3 Q2 Q1 Q0
14 13 12 11 10 9
8 74LS197
CP1
CP0 12 3 45 6
7
C T/ L D Q 2 D 2 D 0 Q 0 C P1 G N D
小结
2. 同步二进制计数器
74LS161型四位同步二进制计数器
(a) 外引线排列图； (b) 逻辑符号
表21.3.4 74LS161型同步二进制计数器的功能表
74ls161设计27进制计数器实验报告
74ls161设计27进制计数器实验报告
设计一个27进制计数器，能够进行0到26的循环计数。
实验原理：
74ls161是一种4位二进制同步计数器，能够进行二进制的加减计数。
而27进制和二进制之间的转换，可以利用除27取余法实现。
因此，通过在74ls161的CLK输入上接入一个27分频器，将27进制转换为二进制进行计数，再通过输出的值进行转换即可实现27进制计数器。
实验器材：
1. 74ls161计数器芯片
2. 27分频器芯片
3. LED灯
4. 电容
5. 电阻
6. 面包板和连接线
实验步骤：
1. 将74ls161计数器芯片和27分频器芯片插入面包板上。
2. 将CLK输入端和27分频器的输出端连接。
3. 将74ls161的CLR和LD输入端都接入高电平。
4. 将QA~QD四个输出端口依次连接到四个LED灯上。
5. 接入电源，开始实验。
实验结果：
经过实验可以发现，通过连接27分频器，计数器能够顺利地进行0到26的计数，最后回到0重新开始。
LED灯也能够随着计数器的计数进行相应的亮灭操作。
因此，实验成功。
实验结论：
通过以上实验过程可以看出，通过74ls161计数器和27分频器的结合，能够实现简单的27进制计数器。
但是，为了保证计数器的稳定性和可靠性，实验中还需要注意一些电路的参数设置和元件的选择等问题。
计数器逻辑功能和设计
2.5 计数器逻辑功能和设计1．实验目的（1）熟悉四位二进制计数器的逻辑功能和使用方法。
（2）熟悉二-五-十进制计数器的逻辑功能和使用方法。
（3）熟悉中规模集成计数器设计任意进制计数器的方法。
（4）初步理解数字电路系统设计方法，以数字钟设计为例。
2．实验仪器设备（1）数字电路实验箱。
（2）数字万用表。
（3）数字集成电路：74161 4位二进制计数器74390 2二-五-十进制计数器7400 4与非门7408 4与门7432 4或门3．预习（1）复习实验所用芯片的逻辑功能及逻辑函数表达式。
（2）复习实验所用芯片的结构图、管脚图和功能表。
（3）复习实验所用的相关原理。
（4）按要求设计实验中的各电路。
4．实验原理（1）计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制、十进制和任意进制计数器；根据计数的增减趋势分为加法、减法和可逆计数器；还有可预置数和可编程功能计数器等。
（2）利用集成计数器芯片构成任意（N）进制计数器方法。
①反馈归零法。
反馈归零法是利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。
把模数大的计数器改成模数小的计数器，关键是清零信号的选择。
异步清零方式以N作为清零信号或反馈识别码，其有效循环状态为0～N-1；同步清零方式以N-1作为反馈识别码，其有效循环状态为0～N-1。
还要注意清零端的有效电平，以确定用与门还是与非门来引导。
②反馈置数法。
反馈置数法是利用具有置数功能的计数器，截取从Nb到Na 之间的N个有效状态构成N进制计数器。
其方法是当计数器的状态循环到Na时，由Na构成的反馈信号提供置数指令，由于事先将并行置数数据输入端置成了Nb 的状态，所以置数指令到来时，计数器输出端被置成Nb，再来计数脉冲，计数器在Nb基础上继续计数至Na，又进行新一轮置数、计数，其关键是反馈识别码的确定与芯片的置数方式有关。
4位同步二进制加法计数器计数最大值
4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。
它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。
下面将详细介绍4位同步二进制加法计数器及其计数的最大值。
一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。
当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。
这样就实现了二进制数的递增。
2. 触发器之间通过门电路连接，用于控制触发器状态的变化。
这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。
3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。
二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。
2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。
三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。
2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。
3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。
4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。
其计数的最大值为15，应用领域广泛。
希望本文内容能够对读者有所启发。
四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。
在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。
具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。
数字电路练习题
选择1、有八个触发器的二进制计数器，它们最多有（ C ）种计数状态。
A 、8；B 、16；C 、256；D 、642、下列触发器中上升沿触发的是（ D ）。
A 、主从RS 触发器；B 、JK 触发器；C 、T 触发器；D 、D 触发器3、下式中与非门表达式为（ D ），或门表达式为（ A ）。
A 、Y=A+B ；B 、Y=AB ；C 、Y=B A +；D 、Y=AB4、十二进制加法计数器需要（ C ）个触发器构成。
A 、8；B 、16；C 、4；D 、35、逻辑电路如右图，函数式为（A ）。
A 、F=AB +C ； B 、F=AB +C ；C 、F=C AB +；D 、F=A+BC6、逻辑函数F=AB+BC 的最小项表达式为（ C ）A 、F=m 2+m 3+m 6B 、F=m 2+m 3+m 7C 、F=m 3+m 6+m 7D 、F=m 3+m 4+m 77、74LS138译码器有（ A ），74LS148编码器有（ C ）A 、三个输入端，三个输出端；B 、八个输入端，八个输出端；C 、三个输入端，八个输出端；D 、八个输入端，三个输出端。
8、单稳态触发器的输出状态有（ A ）A 、一个稳态、一个暂态B 、两个稳态C 、只有一个稳态D 、没有稳态1、对于MOS 门电路，多余端不允许（ A ）A 、悬空B 、与有用端并联C 、接电源D 、接低电平2、右图①表示（ A ）电路，②图表示（ B ）电路Ａ、与门 Ｂ、或门Ｃ、非门 Ｄ、与非门３、卡诺图③、④表示的逻辑函数最简式分别为（ C ）和（ B ）A 、F=B +DB 、F=B+DC 、F=BD+B DD 、F=BD+BD4、逻辑电路如图⑤，函数式为（ A ）A 、 F=AB +CB 、 F =A B +CC 、 F=AB +CD 、F=A+B C5、一位8421B C D 码计数器至少需要 B 个触发器。
A.3B.4C.5D.106、下列逻辑函数表达式中与F=A B +A B 功能相同的是（ A ）A 、B A ⊕ B 、B A ⊕C 、B A ⊕D 、B A ⊕7、施密特触发器常用于（ A ）A 、脉冲整形与变换B 、定时、延时C 、计数D 、寄存8、施密特触发器的输出状态有 BA 、一个稳态、一个暂态B 、两个稳态C 、只有一个稳态D 、没有稳态1、对于MOS 门电路，多余端不允许 AA 、悬空B 、与有用端并联C 、接电源D 、接低电平2、一个8选1多路选择器，输入地址有 ，16选1多路选择器输入地址有 。
思考题5.1如何设计二进制同步加法计数器？5.2如何设计多功能移位...
思考题5.1 如何设计二进制同步加法计数器？5.2 如何设计多功能移位寄存器？5.3 如何用74194实现数据的串行－并行或并行－串行转换？5.4 利用移位寄存器和一位全加器，如何实现累加器功能？5.5 实现任意进制计数器的反馈复位法有什么缺点？5.6 同步时序电路分析的主要步骤是什么？5.7 同步时序电路设计的主要步骤是什么？5.8 什么是移位型序列信号发生器？习题5.1 图P5.1为由JK触发器组成的移位寄存器。
⑴假定要串行输入数码101，说明其工作过程，画出波形图（输入波形应与CP脉冲同步），说明这时并行输入控制信号时高电平还是低电平。
⑵假定要并行输入数码A=0,B=1,C=0,说明工作过程。
A B C图P5.1图 P5.1解：(1) 串行输入时,并行输入控制信号为“0”,在串行输入端依次加入1→0→1,在CP 脉冲作用下作右移操作.(同步工作,图略)(2) 并行输入时,并行输入控制信号为“1”,当ABC加010时,Q0Q1Q2立即被置为010.(异步工作)5.2试用维持阻塞结构D 触发器、与非门和一个2线—4线译码器设计一个四位移位寄存器，移位寄存器的功能表如图P5.2所示。
解：以i 单元示意(左侧为i-1单元，右侧为i+1单元D i S B S A5.3 参照串行累加器示意图（见图 5.12），用两片移位寄存器74194、一个全加器、一个D触发器及少量逻辑门，设计一个四位累加器，画出逻辑图。
5.4 试用四个维持阻塞结构JK 触发器组成一个四位二进制异步减法计数器。
解：用JK 触发器的CP 下降沿触发，构成的异步二进制减法计数器的i CP 接1i Q5.5 试分析图P5.5所示计数器，画出状态图，说明计数器的模。
CP解: 0011→0100→0101→0110→0111→1000→1001→0011 (模7计数器).5.6 试分析图P5.6所示电路的功能，画出在CP 作用下c f 的波形。
4位二进制加减计数器74191
99
地
74
105
[1]: 测试条件中的“最小”和“最大”用推荐工作条件中的相应值。
LS191 最小 最大
-1.5 2.5 2.7
0.4 0.5 0.3 0.1 60 20 -1.2 -0.4 -20 -100 -20 -100 35 35
单位 V V V mA µA mA mA mA
4.75
5 5.25
2
0.7
0.8
-400
4
8
0
20
25
35
20
0
40
单位
V
V V
uA
mA
MHz ns
ns ns ns
三毛电子世界
逻辑图
三毛电子世界
静态特性（TA为工作环境温度范围）
参数
测 试 条 件【1】
‘191 最小 最大
VIK输入嵌位电压
到低电平传输延迟时间
单位
MHz ns ns ns ns ns
ns
ns ns ns ns ns
三毛电子世界
动态特性(TA=25℃)
参
数[2]
测试条件
‘191
‘LS191
最小 最大 最小 最大
fmax
tPLH LOAD → 任一 Q
Vcc =5V,CL=15Pf,RL=400Ω
20
20
( ‘LS191 为 2KΩ)
33
33
tPHL
50
50
tPLH D → Q
22
32
tPHL
tPLH CLOCK → RC
50
1
压时输入电流 其余输入 （LS191 为 7V）
计数器原理
计数器原理计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。
1、用D触发器构成异步二进制加法/减法计数器图1 3位二进制异步加法器如上图1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。
图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。
将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：图2 3位二进制异步减法器2、异步集成计数器74LS9074LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。
其引脚排列图和功能表如下所示：图3 74LS90的引脚排列图表1 74LS90的功能表3、中规模十进制计数器74LS192(或CC40192)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图4 74LS192的引脚排列及逻辑符号（a ）引脚排列 (b) 逻辑符号图中：PL 为置数端，U CP 为加计数端，D CP 为减计数端，U TC 为非同步进位输出端，TC为非同步借位输出端，P0、P1、P2、P3为计数器输入端，MR为清除端，Q0、Q1、DQ2、Q3为数据输出端。
其功能表如下：表2 74LS192的功能表4、4位二进制同步计数器74LS161该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以串接计数器使用。
1、计数器的逻辑功能
典型集成计数器
1、同步四位二进制（十六进制）加法计数器SN74163
CLK R LD EP ET 工作模式
0 X X X 同步置 零
1 0 X X 同步预置数
X 1 101
保持
X 1 1 X 0 保持（C=0）
1 1 1 1 加法计数
Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0
C
1 fQ0 2 fCP
1 0 X X 同步预置数
X 1 101
保持
X 1 1 X 0 保持（C=0）
1 1 1 1 加法计数
注：逻辑符号和引脚排列与74163完全相同
小结
•掌握计数器的分类及特点。 •掌握集成计数器74LS163、74LS160的逻辑功能。
作业
补充：查阅集成手册看懂74LS191、74LS190的逻辑功能。
◆ 保持功能
当R’=LD’=1、EP• ET=0时，Q3Q2Q1Q0保持不变。
◆ 进位信号C
C= ET·Q3Q2Q1Q0
只有在ET=1且Q3Q2Q1Q0=1111时，C=1，表明下一个CLK 上升沿到来时将会有进位产生。
实现二进制加法计数功能：
计数
Q3Q2Q1Q0
0000 0001
1
EP Q0 Q1 Q2 Q3 C
1 ET
74163
LD 1
4位二进制计数器
实验八 4位二进制计数器74x163的设计一、实验目的熟悉QuartusⅡ仿真软件的基本操作，并用VHDL/Verilog语言或者逻辑图完成4位二进制计数器74x163的设计。
二、实验内容用VHDL语言设计由边沿触发式D触发器构成的74x163四位二进制计数器，并进行仿真分析；（参看新、老教材中器件74x163的逻辑功能及其VHDL源代码）三、实验原理1.计数器是数字系统中用得较多的基本逻辑器件。
2.计数器的种类很多。
按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII(或MaxplusⅡ)软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱（由于实验室条件有限，无法实现）。
实验步骤：1)编写源代码。
打开QuartusII软件平台，点击File中得New建立一个文件。
编写的文件名与实体名一致，点击File/Save as以“.vhd”为扩展名存盘文件（画逻辑图实现则新建block文件）。
2)按照实验箱上FPGA的芯片名更改编程芯片的设置。
操作是点击Assign/Device,选取芯片的类型。
建议选“Altera的EPF10K20TI144_4”。
3)编译与调试。
确定源代码文件为当前工程文件，点击Complier进行文件编译。
编译结果有错误或警告，则将要调试修改直至文件编译成功。
4)波形仿真及验证。
在编译成功后，点击Waveform开始设计波形。
点击“insert the node”,按照程序所述插入节点。
任意设置输入节点的输入波形…点击保存按钮保存。
5)时序仿真。
将波形区域分段显示，如每个10.0ns重复一次步骤四，分别设置不同的a,b的输入波形，点击保存按钮保存，从而得出相应的结果，最后形成完整的连续的时序仿真图。
二进制计数器及应用
二进制计数器及应用二进制计数器是一种可以递增或递减的电子电路，用于实现二进制数字的计数功能。
它是数字电路中非常常见的一种元件，广泛应用于各种电子设备，包括计算机、通信设备、数字显示以及其他需要计数功能的场合。
下面将对二进制计数器的原理、工作方式以及应用进行详细的解析。
二进制计数器的原理是基于二进制数制的性质。
在二进制数制中，每一位上的数码仅有两个取值，即0和1。
通过不同位上的数码的递增或递减，可以实现整个二进制数字的计数。
二进制计数器根据具体需求可以是n位的，其中n表示该计数器可以表示的不同数字的个数。
二进制计数器可以分为同步计数器和异步计数器两种类型。
同步计数器是指各位的计数是同步进行的，每一位的状态变化受到前一位的影响。
异步计数器则是指各位的计数是异步进行的，各位的状态变化相互独立。
在实际应用中，根据要求选择合适的类型。
同步计数器是常用的类型，其工作原理是通过各位之间的协调关系来实现计数功能。
一个典型的同步计数器由多个触发器构成，每个触发器的输出连接到下一个触发器的输入。
触发器的输入是由前一个触发器的输出以及时钟信号决定的。
通过适当的控制时钟信号，触发器的输出可以按照规定的逻辑关系进行变化，从而实现二进制计数。
同步计数器的优点是计数稳定，缺点是触发器的数量较多，占用面积较大。
异步计数器采用不同的逻辑门电路实现，其工作原理是各位之间的状态变化相互独立。
异步计数器的输入来自于前一位的输出以及其他逻辑门的输出，通过逻辑门的运算来实现状态的变化。
异步计数器的优点是电路简单，占用面积小，但其计数过程中容易出现状态不稳定的问题，需要通过适当的控制电路来解决。
二进制计数器在实际应用中有着广泛的应用。
首先，它是计算机中重要的组成部分之一。
计算机通过使用二进制计数器来实现各种计数功能，例如程序的指令计数、数据的读写计数以及时钟的计数等。
其次，二进制计数器也常用于通信设备中。
通信设备中需要计算传输数据的帧数、错误的个数以及时间的计数等，这些功能大多依赖于二进制计数器。
电路中的计数器和触发器
电路中的计数器和触发器计数器和触发器是电路中常用的数字逻辑元件，它们在电子设备和计算机系统中扮演着重要的角色。
本文将重点介绍计数器和触发器的基本原理、工作方式以及应用领域。
一、计数器计数器是一种能够在一定条件下实现自动计数的电子元件。
它能够按照一定规律进行数字计数，并在达到预设值时产生相应的输出信号。
常见的计数器有二进制计数器、十进制计数器等。
1. 二进制计数器二进制计数器是最基本的计数器之一。
它使用二进制数字表示计数值，每次计数递增或递减1。
例如，一个4位二进制计数器可以从0000计数到1111，在达到1111后重新回到0000。
二进制计数器通常由触发器构成，触发器在计数信号的驱动下进行状态变化。
2. 十进制计数器十进制计数器是按照十进制数字进行计数的计数器。
它通常由多个二进制计数器组合而成，每个二进制计数器负责计数一个十进制位。
例如，一个4位十进制计数器可以从0000计数到9999，在达到9999后重新回到0000。
3. 同步计数器和异步计数器计数器可以分为同步计数器和异步计数器。
同步计数器的各个触发器按照统一的时钟信号进行状态变化，计数过程同步进行。
而异步计数器的各个触发器可以独立地进行状态变化，计数过程异步进行。
二、触发器触发器是一种能够储存和改变输入信号状态的器件。
它可以进行状态的存储和传递，常用于电路中的时序控制和存储元件。
常见的触发器有RS触发器、D触发器、JK触发器等。
1. RS触发器RS触发器是最简单的触发器之一。
它由两个交叉连接的非门和一个反馈路径构成。
RS触发器有两个输入端S和R，通过控制这两个输入端的状态，可以实现触发器的置位（Set）和复位（Reset）操作。
2. D触发器D触发器是基于RS触发器发展而来的触发器。
它只有一个输入端D，通过时钟信号的控制实现输入信号的存储和传递。
D触发器常用于时序控制电路和寄存器中。
3. JK触发器JK触发器是一种全功能触发器，可以实现RS触发器和D触发器的所有功能，同时具有更高的稳定性。
触发器和时序逻辑电路测试题
触发器和时序逻辑电路测试题（十二章，十三章）一、填空题1、存放N为二进制数码需要_______个触发器。
2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状态为1111，然后向高位发_____信号。
3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的触发器两部分组成。
4、十进制计数器最少要用______个触发器。
5、用N个触发器可以构成存放_______位二进制代码寄存器。
6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位________逻辑电路和_________逻辑电路两大类。
7、8421BCD码位1001，它代表的十进制是_________。
8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲，计数状态位________。
9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。
10、同步计数器各个触发器的状态转换，与________同步，具有______特点。
11、寄存器在断电后，锁存的数码_______。
12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二进制数码_________到______6个状态。
二、判断题、1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。
（）2、移位寄存器即可并行输出也可串行输出。
（）3、右移寄存器存放的数码将从低位到高位，依次串行输入。
（）4、八位二进制能表示十进数的最大值是256. （）5、表示一位十进制数至少需要二位二进制。
（）6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。
（）7、数码寄存器存放的数码可以并行输入也可以串行输入。
（）8、显示器属于时序逻辑电路类型。
（）9、计数器、寄存器和加法器都属于时序逻辑电路。
（）10、时序逻辑电路具有记忆功能。
（）11、用4个触发器可构成4位二进制计数器。
(完整版)职高《电子技术》试题三
1职高《电子技术》试题三(本卷满分300分，考试时间150分钟)题 号 一 二 三 四 总 分得 分一、填空(每空2分，共100分)1. PN 结加____________时导通，加___________时截止，这种特性为____________。
2. 既能放大电压也能放大电流的是____________组态放大电路；可以放大电压，但不能放大电流的是____________组态放大电路；只能放大电流，但不能放大电压的是____________组态放大电路。
3. 电路如图1所示，列出用支路电流法求解各支路电流的方程组：____________________________________________________________________________________________________________________________________________________________________________________________ _______________________________________________。
4. 有两个电容器，电容分别为10μF 和20μF ，它们的额定工作电压分别为25V 和15V 。
现将它们并联后接在10V 电源上，则它们储存的电量分别是__________和_________；此时等效电容是___________；该并联电容允许加的最大工作电压是___________。
5. 有一个电热水器接到10V 直流电源上，在时间t 内能将一壶水煮沸。
若将电热水器接到u =10sin ωt V 的电源上，煮沸同一壶水需要___________时间，若将电热水器接在另一交流电源上，煮沸同一壶水需要时间t 31，则这个交流电压的最大值是_______。
6. 一个全耦合的互感线圈，它们的电感分别是0.4H 和1.6H ，那么它们之间的互感系数是_______，当它们顺串时，等效电感是________，当它们反串时，等效电感是______。
数电期末试卷及答案(共4套)
XX大学信息院《数字电子技术基础》期终考试试题（110分钟）(第一套)一、填空题：（每空1分，共15分）1．逻辑函数Y AB C=+的两种标准形式分别为（）、（）。
2．将2004个“1”异或起来得到的结果是（）。
3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。
4．8位D/A转换器当输入数字量10000000为5v。
若只有最低位为高电平，则输出电压为（）v；当输入为10001000，则输出电压为（）v。
5．就逐次逼近型和双积分型两种A/D转换器而言，（）的抗干扰能力强，（）的转换速度快。
6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。
7．与PAL相比，GAL器件有可编程的输出结构，它是通过对（）进行编程设定其（）的工作模式来实现的，而且由于采用了（）的工艺结构，可以重复编程，使它的通用性很好，使用更为方便灵活。
二、根据要求作题：（共15分）1．将逻辑函数P=AB+AC写成“与或非”表达式，并用“集电极开路与非门”来实现。
2．图1、2中电路均由CMOS门电路构成，写出P、Q 的表达式，并画出对应A、B、C的P、Q波形。
三、分析图3所示电路：（10分）1）试写出8选1数据选择器的输出函数式；2）画出A2、A1、A0从000~111连续变化时，Y的波形图；3）说明电路的逻辑功能。
四、设计“一位十进制数”的四舍五入电路（采用8421BCD码）。
要求只设定一个输出，并画出用最少“与非门”实现的逻辑电路图。
（15分）五、已知电路及CP、A的波形如图4(a) (b)所示，设触发器的初态均为“0”，试画出输出端B和C的波形。
（8分）BC六、用T触发器和异或门构成的某种电路如图5(a)所示，在示波器上观察到波形如图5(b)所示。
试问该电路是如何连接的？请在原图上画出正确的连接图，并标明T的取值。
（6分）七、图6所示是16*4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
《计数器芯片》PPT课件
带引脚名的逻辑符号
简化符号
5
（三）4位二进制同步可逆计数器芯片74 X 191
引脚分布
逻辑符号
6
带引脚名的逻辑符号
简化符号
7
74X191的功能表
没有清零，异步置数
8
9
（四）4位二进制同步可逆计数器芯片74X193
10
74X193的功能表
清零 预置
CR LD 1× 00 01 01 01
“加”计 “减”计 数时钟 数时钟
数过程中，跳过N-M个状态即可。 2.若M>N，需要多片N进制计数器级联，同步级联或异步级
联，然后再用反馈清零或反馈置数法构成M进制计器。
30
1.反馈清零法-适用于有清零输入端的集成计数器
（1）同步反馈清零法 例5-13 用集成计数器74X163和必要的门电路组成6进
制计数器，要求使用反馈清零法。
预置数据输入
CPU
CPD D3 D2 D1 D0
×
×
××××
×
× DCBA
1
1
××××
↑
1
××××
1
↑
××××
输出
Q3 Q2 Q1 Q0 0000 DCB
保A 持 计数 计数
工作模式
异步清零 异步置数 数据保持 加法计数 减法计数
异步清零，异步置数
11
12
（五）8421BCD码同步加法计数器74X160 芯片
4 位二进制“加” 计数器 异步（低电平有效） 同步（低电平有效）
十进制 “加” 计数器
同步（低电平有效） 同步（低电平有效）
4 位二进制“加” 计数器 同步（低电平有效） 同步（低电平有效）
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成绩评定表课程设计任务书摘要Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，应用范围非常广泛，由于数字系统中高低电平分别用0和1表示，数字电路问题可以转化成逻辑问题，可以通过仿真电路表示出来，进行观察和研究，并且可以下载到实验箱上。
此次课程设计我将使用VHDL设计一个四位二进制减法器。
Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
在这次课设中我将用它绘制出电路图，进行四位二进制减法器模拟。
关键词：Quartus II；VHDL；Multisim；减法器目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2编译程序 (7)1.3波形仿真 (11)1.4引脚锁定与下载 (15)1.5仿真结果分析 (16)2、MULTISIM实现过程 (16)2.1求驱动方程 (16)2.2画逻辑电路图 (20)2.3逻辑分析仪的仿真 (21)2.4结果分析 (21)四、总结 (23)五、参考书目 (24)一、课程设计目的1：了解四位二进制计数器工作原理和逻辑功能。
2：掌握计数器电路的分析、设计方法及应用。
3：学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制减法计数器用四个CP 上升沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0000 0001 0010三个状态，这在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：↓−−−−←−−−−←−−−−←−−−−←−−−−←−−−−←−−−→−−−−→−−−−→−−−−→−−−−→−−−−→− 1000011101100101010000111/10011010101111001101111011110/0/0/0/0/0/0/0/0/0/0/0/B:状态转换图三、实现过程1.QUARTUSII实现过程1.1建立工程.图1-1 QUARTUS软件的启动界面（1）点击File –> New Project Wizard创建一个新工程，系统显示如图5-2。
图1-2 工程创建向导的启始页（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图1-3所示；（3）点击Next，若目录不存在，系统可能提示创建新目录，如图1-4所示，点击“是”按钮创建新目录，系统显示如图1-5所示；（4）系统提示是否需要加入文件，在此不添加任何文件；（5）点击Next，进入设备选择对话框，如图1-6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；（6）点击Next，系统显示如图1-7，提示是否需要其他EDA工具，这里不选任何其他工具；（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图1-8，在窗口左侧显示出设备型号和该工程的基本信息等。
图1-3 输入工程名称、存储目录图1-4 提示是否创建新文件夹图1-5 提示是否添加文件图1-6 芯片型号选择图1-7 提示是否利用其他EDA设计工具图1-8 工程阐述汇总1.2编译程序为实现用一个拨码开关控制一个LED亮灭的功能，可用VHDL编写一个程序实现，具体操作过程如下：（1）点击File->New创建一个设计文件，系统显示如图1-9；图1-9 创建一个设计文件（2）选择设计文件的类型为VHDL File；（3）点击OK，系统显示如图1-10，窗口右侧为VHDL的编辑窗口。
图1-10 新建的一个VHDL源文件的编辑窗口（4）在编辑窗口中编辑以下程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isPORT (cp,r:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10;ARCHITECTURE Behavioral OF count10 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (cp,r)BEGINif r='1' then count<="0000";elsiF cp'EVENT AND cp='1' THENif count="0011" THENcount <="1111";ELSE count <= count-1;END IF;end if;END PROCESS;q<=count;end Behavioral;（5）输入程序后，存盘，如图1-11所示：图1-11 存盘( 6 ) 点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图1-12所示：图1-12 编译结果显示1.3波形仿真（1 ）建立时序仿真文件,如图1-13所示，选择“Vector Waveform File”，出现图1-13的界面，在Name空白处击右键，Insert→Insert Node or Bus。
图1-13图1-14在图1-14中单击图1-15在图1-15中单击，再单击→OK→OK。
如图1-16所示图1-16图1-17仿真文件存盘时，文件名字必须与顶层文件同名，即count10，默认即可。
图1-18图1-18是为仿真输入赋值的。
如想赋值‘1’，单击。
（2 ）单击菜单进行仿真图1-19仿真结果如图1-20。
图1-20 仿真波形1.4引脚锁定与下载左上侧Assignment选项中选Pins，下侧Location分配引脚：cp-PIN_28 q[3]-PIN_114 q[2]-PIN_115 q[2]-PIN_116 q[1]-PIN_117 r-PIN_49。
图1-21右键点击Tools ——〉Programmer ，图1-221.5仿真结果分析由仿真波形图可以清楚地看到在一个周期之内，即由大到小，依次完成了四位二进制减法计数的功能。
其中由于缺了0000 0001 0010三个状态，即缺了十进制数中的0 1 2三个数，在波形仿真中，在这几个状态处发生跳变，即由0011直接跳回到1111，即完成一个周期的计数，不断循环往复，进行计数。
2. Multism 实现过程2.1求驱动方程相关结构示意框图和状态转换图见上（二）所示步骤。
选择四个时钟脉冲下降沿触发的JK 触发器，因要使用同步电路，所以时钟方程应该为CP CP CP CP CP ====3210（1）求状态方程由所示状态图可直接画出如图 2.1所示电路次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图，再分解开便可以得到如图2.2所示各触发器的卡诺图。
图2.1次态13+n Q 12+n Q 10+n Q 的卡诺图 将上述卡诺图对应拆成四个卡诺图，分别求出13+n Q 、12+n Q 、11+n Q 、10+n Q 表达式如下所示：(a) 13+n Q 的卡诺图(b) 12+n Q 的卡诺图（c ）11+n Q 的卡诺图（d ）10+n Q 的卡诺图 图2.2 各触发器的卡诺图(1)根据卡诺图进行相应化简即得到状态方程，如下：nn n n n n n n n n n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0230101011120130121201232313)()()(+=+=+++=+++=++++（2）求驱动方程由于JK 触发器的特性方程为n n n Q K Q J Q +=+1用状态方程与特性方程做比较，可得对应驱动方程，如下：nn n n n n n n n n n nQ Q K J K Q J Q Q K Q Q Q J Q Q Q K Q J 230010101230120123231====+=+=++==2.2画逻辑电路图根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如图2.3所示的逻辑电路图。
图2.3 逻辑电路图2.3逻辑分析仪的仿真图2.4逻辑分析仪的仿真检查电路能否自启动：把无效状态0010 0001 0000带入输出方程和和状态方程进行计算，结果如下：1111000011010001110100110/0/0/−−−→−−−−→−−−−→− 由此可见，在CP 操作下都能回到有效状态，即电路能够自启动。
2.4结果分析Multism 是一种虚拟仪器，可以用来验证电路的设计的正确性。
根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。
本设计中，选用四个时钟脉冲上升沿触发的JK 触发器来实现四位二进制减法计数器。
逻辑电路图中，四个小红灯和一个绿灯即为显示器，从左到右显示时序图中的十三种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。
由于其中缺了0010 0001 0000三种状态，所以在计数过程中会发生跳变，即先从0011直接跳回到1111，周而复始。
逻辑分析仪类似于QUARTUSII环境下的波形仿真，是对计数器的另一种直观的描述。
其中，高电平表示“1”，低电平表示“0”，也可以对计数器的功能进行测试及检验。
四、总结在这次数字电路课程设计中，我认真研究题目，进行反复练习。
但是因为首次进行数字电路的课程设计，对于相关设计过程和分析方法并不大熟练。
但在几次失败的尝试后，最终还算顺利完成，通过这次课设加深了我对这门课的理解，对我有很大的提高。
在设计过程中，出现了突发的问题，这些问题在平时实验时没有出现。
比如在最后往实验箱导入时就发生了突发的问题。
还有的是基础不扎实，导致求驱动方程时总是有错误，浪费了大量的时间并且导致画电路图出错。
但我坚持不懈的求解，最后还是成功了。
在学习过《数字电路技术基础简明教程》之后，我已经算是掌握了一定的数字电路设计的基础以及相应的分析方法、实践能力以及自学能力。