利用CPLD设计可调时数字钟
CPLD制作数字钟的评测报告
CPLD制作数字钟的报告论文2008-06-18 11:45:01阅读429评论0字号：大中小通过这8周的学习，我知道了CPLD及电子电路CAD主要是学习里利用可编程器件使其实现某种指定功能。
将通过编程做出的器件进行设计组装，调试使其成为一个简易的电子产品。
同时我也了解如何设计一个电子产品。
首先必须明确系统的设计任务，根据任务设计方案，然后对方案中的各部分进行单元电路的设计，参数计算和器件选择，最后将各部分连接在一起，画出符合设计要求的完整的电路图。
然后进行编译，使其功能在可编程器件上能够实现。
在这8周的时间里，我们主要完成了以下六个实验：实验一: 组合逻辑设计、实验装置的使用方法一实验目的:1通过一个简单的3-8译码器的设计,掌握组合逻辑电路的设计方法。
2.初步了解EPLD设计的全过程, 初步掌握Altera软件的使用。
3.掌握组合逻辑电路的静态测试方法.二实验步骤:1 进入Windows操作系统,打开Max+PLUSII的设计软件. 启动File口Project Name菜单,将出现Project Name 对话框,在对话框内键入设计项目名YUSHI,选Ok即可2.点击Assign 口Device菜单,选择器件EPF10K144-13 设计的输入. 画出的实验原理图如下:点击保存按钮保存原理图. 将起保存在YUSHI文件下,起扩展名为.gdf4. 设计项目的编译. 点击MAX+PLUSII 口compiler项,出现编译窗口,点击start即可开始编译5.设计项目的模拟仿真. 通过模拟一个项目来证明它的功能是否是正确的. 上述电路的仿真波形如下:6.在底层图编辑器中观察适配结果以及管脚的重新分配定位.对照结构管脚分配表,根据自己的设计进行分配.7, 器件的编译.三. 实验效果产生的现象:通过按键输入，发光二极管显示3-8译码器的功能。
四实验小结:通过这个实验，我们初步了解了Max+PLUSII软件设计环境以及软件的使用。
#基于CPLD的数字时钟设计
学号0803021116分数电子设计自动化课程设计报告[基于CPLD的数字时钟设计]系部：信息工程系班级： 08电信（1）班姓名：指导教师：湖北轻工职业技术学院完成日期：2010 年 6 月 18日目录引言 (2)一VHDL的概述 (2)二设计方案和分析 (3)第一章模块设计 (4)一设计要求及目的 (4)1.1 要求 (4)1.2 目的 (5)二程序设计及模块说明和仿真 (5)2.1 二十四进制 (5)2.2 六十进制 (7)2.3 扫描电路 (9)2.4 整点报时 (12)第二章总体设计效果 (13)一电路仿真 (13) (13)二、实验结果 (13)总结 (14)一心得体会 (14)引言一VHDL的概述硬件描述语言（hardware description language，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。
目前，利用硬件描述语言可以进行数字电子系统的设计。
随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。
国外硬件描述语言种类很多，有的从Pascal发展而来，也有一些从C语言发展而来。
有些HDL成为IEEE标准，但大部分是企业标准。
VHDL来源于美国军方，其他的硬件描述语言则多来源于民间公司。
可谓百家争鸣，百花齐放。
这些不同的语言传播到国内，同样也引起了不同的影响。
在我国比较有影响的有两种硬件描述语言：VHDL语言和Verilog HDL语言。
这两种语言已成为IEEE标准语言。
电子设计自动化（electronic design automation，EDA）技术的理论基础、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为，再用设计工具将这些描述综合映射成和半导体工艺有关的硬件配置文件，半导体器件FPGA则是这些硬件配置文件的载体。
当这些FPGA器件加载、配置上不同的文件时，这个器件便具有了相应的功能。
CPLD大作业—电子时钟设计
CPLD大作业报告——电子时钟设计姓名：班级：控制（学号：2015实验日期：2015年12月15日一、实验内容：1.使用CPLD设计电子钟电路框图，并对主要功能进行解释；2.设计小时、分、秒处理功能模块的VHDL程序；二、实验要求：1.编写小时、分、秒处理功能模块编程。
2.对仿真图形进行分析，对关键处的时序进行解释。
3.每个人的小时、分、秒数都不同。
根据任务布置，本设计的小时、分、秒数分别为24、32、32。
三、模块设计1. 一个模块实现的数字钟设计方案（1）时钟VHDL源程序LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY clk32 ISPORT(CLRN,LDN,EN,CLK : IN STD_LOGIC;Sa, Ma, Ha : IN INTEGER RANGE 0 TO 9;Sb, Mb : IN INTEGER RANGE 0 TO 3;Hb : IN INTEGER RANGE 0 TO 2;QSa,QMa,QHa : OUT INTEGER RANGE 0 TO 9;QSb,QMb : OUT INTEGER RANGE 0 TO 3;QHb : OUT INTEGER RANGE 0 TO 2);END clk32;ARCHITECTURE clock OF clk32 ISBEGINPROCESS (CLK)VARIABLE tmpsa,tmpma,tmpha : INTEGER RANGE 0 TO 9; VARIABLE tmpsb, tmpmb : INTEGER RANGE 0 TO 4; VARIABLE tmphb : INTEGER RANGE 0 TO 2; BEGINIF CLRN='0' THENtmpsb := 0; tmpsa := 0;tmpmb := 0; tmpma := 0;tmphb := 0; tmpha := 0;ELSEIF (CLK'event AND CLK='1') THENIF LDN='0' THENtmpsa:=Sa; tmpsb:=Sb; tmpma:=Ma; tmpmb:=Mb;tmpha:=Ha; tmphb:=Hb;ELSIF EN='1' THENIF (tmpsb=3 AND tmpsa=1 AND tmpmb=3 AND tmpma=1) THEN IF (tmphb=2 AND tmpha=3) THENtmpha:=0; tmphb:=0 ;ELSIF tmpha=9 THENtmpha:=0; tmphb:=tmphb+1;ELSE tmpha:=tmpha+1;END IF;END IF;IF (tmpsb=3 AND tmpsa=1) THENIF tmpma=9 THENtmpma:=0; tmpmb:=tmpmb+1;ELSIF (tmpmb=3 AND tmpma=1) THENtmpmb:=0; tmpma:=0 ;ELSE tmpma:=tmpma+1;END IF;END IF;END IF;IF tmpsa=9 THENtmpsa:=0;tmpsb:=tmpsb+1;ELSIF (tmpsb=3 AND tmpsa=1) THENtmpsb:=0; tmpsa:=0 ;ELSE tmpsa := tmpsa+1;END IF;END IF;END IF;QSa<=tmpsa; QSb<=tmpsb;QMa<=tmpma; QMb<=tmpmb;Qha<=tmpha; Qhb<=tmphb;END PROCESS ;END clock;以上程序实现了，用统一化整体模块完成了对时钟的时、分、秒的相应的进制设计。
基于CPLD的数字时钟设计
CPLD课程学习报告学生姓名：熊军同组者姓名：黄辉CPLD的全称是Complex Programmable Logic Device （即复杂可编程器件），但本次试验所使用的器件并不是CPLD而是FPGA，FPGA的全称是Field Programmable Gate Array （即现场可编程门阵列）。
FPGA与CPLD有很多相似点，它们都是可编程数字逻辑器件，都在时序逻辑电路和组合逻辑电路中有很强的优势。
它们的区别在于，FPGA的容量大、速度慢且不可预测、掉电信息丢失，二CPLD容量小、速度快且有很好的可预测性、掉电信息不丢失。
CAD 的全称是Computer Aided Design（即计算机辅助设计）。
本实验所用到的软件是MAX+PLUS II，本次试验目的是做一个数字时钟。
该数字时钟包含五个主模块，它们分别是数字时钟模块、闹钟模块、跑表模块、模式选择模块和音乐模块。
完成的功能如下：1、数字时钟，时、分、秒六位数码管显示（标准时间23点59分59秒），具有小时、分钟加减调时调分的校准功能，整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)；2,、定时闹钟，可在00:00到23:59之间由用户设定任一时间，到时报警，定时闹钟花样，前10s一般振铃，其后13秒较急促，再其后17秒急促，最后20秒特急促振铃。
并可随时关断；3、跑表，最大计时99分59秒999毫秒。
独立的跑表功能，不影响数字钟正常工作。
另外附加一段音乐，可随时控制播放和停止，不影响其他任何功能，音乐的内容是《两只蝴蝶》。
系统原理图如下：系统共有九个输入管脚，41个输出管脚，输出管脚中包括一个蜂鸣器，八个数码管，八个LED发光二极管。
图中的D触发器的作用是为了使跑表具有后台功能。
下面依次介绍这五个模块。
一、数字时钟模块数字时钟模块包含四个部分，它们分别是六十进制计数器、二十四进制计数器、分频器和整点报时控制器。
基于CPLD的多功能数字时钟
前言我们已经进入了数字化和信息化的时代，其特点是各种数字产品的广泛应用。
现代数字产品在性能提高、复杂度增大的同时，其更新换代的步伐也越来越快，实现这种进步的因素在于生产制造技术和电子设计技术的进步。
CPLD器件和EDA技术的出现，改变了这种传统的设计思路，使人们可以立足于CPLD芯片来实现各种不同的功能，新的设计方法能够由设计者自己定义器件内部逻辑和管脚，将原来由电路板设计完成的工作大部分放在芯片的设计中进行。
这样不仅可以通过芯片设计实现各种逻辑功能，而且由于管脚定义的灵活性，减轻了原理图和印制板设计的工作量和难度，增加了设计的自由度，提高了效率。
同时这种设计减少了所需芯片的种类和数量，缩小了体积，降低了功耗，提高了系统的可靠性。
目录前言 (1)一、设计内容和要求 (3)1. 设计一个数字钟，具有计时，校时，闹钟和整点报时的功能。
(3)二、实验环境 (4)1. 软件环境 (4)2. 硬件环境 (4)三、系统设计方案的确定 (5)1. 结构框图 (5)2. 总体思路 (5)1) 总体电路图 (6)2) 校时模块 (7)3) 时钟模块 (9)4) 闹钟模块 (11)5) 闹钟计数器模块 (14)6) 报时模块 (16)7) MODE按键模块 (16)四、仿真与引脚锁定 (18)1. 仿真 (18)2. 引脚锁定 (18)小结 (24)参考文献 (25)一、设计内容和要求1. 设计一个数字钟，具有计时，校时，闹钟和整点报时的功能。
基本要求：1)计时功能采用24小时方式，显示小时、分钟和秒；2)采用双键调整法，MODE和SET。
3)MODE按键用于模式选择，包括时钟数码管模块显示。
计时模块数码管显示，包括计时、秒校时、分校时和小时校时；闹钟模块数码管显示，包括闹钟校时和校分。
4)SET作为校时脉冲；5)结果用6个数码管显示和一个蜂咛器；6)用VHDL语言编程实现系统功能；7)在Quartus II环境中编译、仿真通过，并得到正确的波形；8)在实验系统上下载成功并有正确的结果；9)完成相应的实训报告。
基于CPLD的数字钟的实现
目录一、设计目的 (2)二、设计任务及要求 (2)三、设计方案 (3)四、数字钟组成框图 (3)五、数字钟的工作原理图 (3)六、数字钟子模块的设计 (4)1、分频器的实现 (4)2、秒计数器的实现 (5)3、分计数器的实现 (7)4、时计数器的实现 (9)5、D触发器的实现 (10)6、分时扫描加译码显示模块的实现 (11)七、引脚锁定图 (13)八、实验结果 .... 错误！未定义书签。
九、总结感想 (14)十、参考文献 (14)数字钟设计摘要：数字钟已成为人们日常生活不可或缺的用品，它广泛应用于家庭及车站、码头、剧场、办公室等公共场所，给人们的生活，学习，工作，娱乐带来了极大的方便，由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确，性能稳定，携带方便等特点，它还用于计时，自动报时及自动控制等各个领域。
数字钟一般由振荡器，分频器，译码器，显示器等部分组成。
尽管目前市场上有现成的数字钟集成电路芯片，价格便宜，但这些都是数字电路系统中最基本的、应用最广的电路。
数字中是将“时”，“分”，“秒”显示于人的视觉器官的计时装置。
本文介绍的数字钟的周期是12小时，显示满刻度为11小时59分59秒，另外还有校时功能。
关键词：数字钟计时器VHDL语言CPLD一、设计目的1、掌握十进制、六进制、十二进制的设计方法；2、掌握多位计数器相连的方法；3、掌握多位共阳极显示数码管的驱动及编码；4、掌握CPLD层次化设计结构方法；二、设计任务及要求⑴有时、分、秒的功能，分别由6个数码管显示12小时、60分钟、60秒钟的计数器显示，具有时间设定功能。
⑵按下switch1键能够全部清零，显示00-00-00。
⑶按下switch2键能够使计时器数字增加，按11小时循环，计满11小时后回到00，可以进行时钟校正。
⑷按下switch3键能够使计分器数字增加，按59分钟循环，计满59分钟后回到00，可以进行分钟校正。
基于CPLD的VHDL语言数字钟(含秒表)设计
基于CPLD的VHDL语言数字钟（含秒表）设计利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。
所有数字逻辑功能都在CPLD器件上用VHDL语言实现。
这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。
本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。
一、功能说明已完成功能1.完成秒／分／时的依次显示并正确计数；2.秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位；3.定时闹钟：实现整点报时，又扬声器发出报时声音；4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整；5.利用多余两位数码管完成秒表显示：A、精度达10ms；B、可以清零；C、完成暂停可以随时记时、暂停后记录数据。
待改进功能：1.闹钟只是整点报时，不能手动设置报时时间，遗憾之一；2.秒表不能向秒进位，也就是最多只能记时100ms；3.秒表暂停记录数据后不能在原有基础上继续计时，而是复位重新开始。
【注意】秒表为后来添加功能，所以有很多功能不成熟！二、设计方案1.数字钟顶层设计外部输入要求：输入信号有1kHz／1Hz时钟信号、低电平有效的秒／微秒清零信号CLR、低电平有效的调分信号SETmin、低电平有效的调时信号SEThour；外部输出要求：整点报时信号SOUND（59分51／3／5／7秒时未500Hz低频声，59分59秒时为1kHz高频声）、时十位显示信号h1（a,b,c,d,e,f,g）、时个位显示信号h0（a ,b,c,d,e,f,g）、分十位显示信号m1及分个位m0、秒十位s1及秒个位s0、微秒十位ms1及微秒个位ms0；数码管显示位选信号SEL0／1／2等三个信号。
2. 内部功能模块主要有：Fenp分频模块：主要是整点报时用的1kH与500Hz的脉冲信号，这里的输入信号是1KHz信号，所以只要一个二分频即可；时间基准采用1Hz输入信号直接提供（当然也可以分频取得，这里先用的是分频取得的信号，后考虑到精度问题而采用硬件频率信号。
cpld时钟
CPLD课程学习报告CPLD 课程是一门实践性非常强的课程，它要求我们运用基本的VHDL硬件描述语言编程得到我们想要的器件以实现我们所预期的功能。
这次CPLD课程学习的主要任务就是灵活地运用CPLD相关知识来设计一个数字电子钟，其基本要求是时、分、秒在数码管上的显示和小时、分钟的校准，扩展要求包括以下几点：1、整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)2、跑表:最大计时99分59秒999毫秒。
独立的跑表功能，不影响数字钟正常工作。
3、定时闹钟：可在00:00到23:59之间由用户设定任一时间，到时报警。
4、定时闹钟花样：前10s一般振铃，其后13秒较急促，再其后17秒急促，最后20秒特急促振铃。
并可随时关断。
5、其他（加减调时调分、音乐铃声等，越新奇越好）。
下面我就整个数字电子钟功能的实现过程做一一讲解。
首先，要完成一个最基本的时钟，首要任务就是编写两个计数器（24进制和60进制）。
60进制计数器的VHDL描述如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY dl21_cnt60 isport(clk,reset,en:in bit;q0,q1:out std_logic_vector(3 downto 0); carry:out std_logic);end;architecture one of dl21_cnt60 issignal m0,m1:std_logic_vector(3 downto 0); beginprocess(clk,reset,en)beginif reset='1'then m0<="0000";m1<="0000"; elsif clk'event and clk='1' thenif en='0'thenif m0="1001" and m1="0101" thenm1<="0000";m0<="0000";carry<='1';elsif m0="1001" then m1<=m1+1;m0<="0000"; else m0<=m0+1;carry<='0';end if;end if;end if;end process;q0<=m0;q1<=m1;end;通过对程序的保存、创建项目、编译之后，我们可以得到下图所示的实体器件：60进制计数器到底我们做的这个60进制计数器对不对呢，它能不能达到我们想要的效果呢，下面让我们来用波形仿真试一试就知道了。
项目名称：数字电子钟设计
数字电路中由13片IC组成的数字钟
CPLD/FPGA开发技术电子教案
【项目名称】基于CPLD的数字电子钟的设计
数字电路中由13片IC组成的数字钟
CPLD/FPGA开发技术电子教案
【项目名称】基于CPLD的数字电子钟的设计 基于CPLD的电子钟
CPLD/FPGA开发技术电子教案
CPLD/FPGA开发技术电子教案
【项目名称】基于CPLD的数字电子钟的设计
PROCESS(CLK)
BEGIN
IF RESET='1' THEN
S_H<="0000";S_L<="0000";ENMIN<='0';
ELSIF(CLK'EVENT AND CLK='1') THEN IF (S_H="0000" AND S_L="1001") THEN S_H<="0001";S_L<="0000"; ELSIF(S_H="0001" AND S_L="1001") THEN S_H<="0010";S_L<="0000"; ELSIF(S_H="0010" AND S_L="1001") THEN S_H<="0011";S_L<="0000"; ELSIF(S_H="0011" AND S_L="1001") THEN S_H<="0100";S_L<="0000"; ELSIF(S_H="0100" AND S_L="1001") THEN S_H<="0101";S_L<="0000"; ELSIF(S_H="0101" AND S_L="1001") THEN S_H<="0000";S_L<="0000";ENMIN<='1'; ELSE END IF; END IF; S_L<=S_L+1;ENMIN<='0';
CPLD技术设计数字时钟电子报告
课程设计设计题目: 数字电路专业班级: 07电气六2班学生姓名: 学号:学生姓名: 学号:指导教师:起止日期2020年1月8日到2020年1月19日电气技术系二零一零年十二月目录一、摘要 (3)二、系统结构 (3)3、获取脉冲信号的方式 (4)、霍尔传感器 (4)、光电传感器 (6)、光电编码器 (7)4、硬件连接图及原理 (9)五、仿真 (10)六、PROTEL DXP原理图 (11)7、PCB图 (13)八、CPLD芯片实物图 (14)九、硬件调试结果 (14)10、CPLD内部原理图 (14)11、课程设计实物图 (16)12、元件清单 (17)13、谢词 (18)摘要数字时钟是咱们在生活中常常要用到的是生活中不可缺少的，学会利用CPLD技术设计数字时钟具有很重要的意义，能够大大的节省本钱。
数字钟事实上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时刻不可能与标准时刻（如北京时刻）一致，故需要在电路上加一个校时电路，同时标准的1HZ时刻信号必需做到准确稳固。
通常利用石英晶体振荡器电路组成数字钟。
要让数字时钟能计数，第一要解决是跳数和停止的问题。
在利用模拟电路制作数字时钟时用CPLD芯片来计数的方式，即将CPLD芯片和数码管的管角相连，用按钮来操纵数码管计数准确，用其来校准时刻，利用蜂鸣器来模拟数字时钟的整点报时，如此来操纵设计的准确和完整。
1整体设计方案设计目的1. 熟悉而且了解集成电路的引脚安排。
2. 把握每一块芯片的逻辑功能及利用方式。
4. 了解数字钟的组成及工作原理和分析方式。
5. 熟悉分·时·秒数字时钟的设计画图与线路板的制作设计指标数字时钟的时刻以24小时为一个周期；或以24进制和60进制的方式通过译码驱动部份来显示时、分、秒；用蜂鸣器来整点报时，而达到数字时钟的成效。
设计要求画出数字时钟电路原理图或画出仿真的电路图。
电路元器件和各元件的参数选择。
基于cpld的多功能数字钟的设计
第23卷 第3期2016年3月仪器仪表用户INSTRUMENTATIONEIC Vol.232016 No.3基于CPLD的多功能数字钟的设计车玮（西北师范大学 知行学院计算机与电子信息工程系，兰州 730070）摘 要：文中简述了一种基于CPLD的多功能数字钟的设计方案。
所有电路都固化在一片CPLD芯片中，电路结构简单、控制方便，资源利用率高，成本低，调试比较容易。
采用VHDL和原理图相结合的设计输入方式，在MAXPLUS II开发环境下完成设计、编译和仿真。
关键词：VHDL；可编程逻辑器件；MAXPLUS II中图分类号：TH 文献标识码：A 文章编号：1671-1041(2016)03-0016-04 Design of Multifuncton Digital Clock Based on CPLDChe Wei(Zhixing College, Northwest Normal University, Lanzhou, 730070, China)Abstract: This article briefly introuduces a design scheme of multifunctional digital clock based on CPLD. All circuits are cured in a CPLD chip. The circuit is simple in structure, easy to control, and has high resource utilization, low cost, which is easy to debug. The digital clock is designed,compiled as well as simulated under maxplus II development environment, applying the design input method of the scheme combining both VHDL and block diagram together.Key words: VHDL; CPLD; maxplus II0 前言复杂的可编程逻辑器件 (Complex Programmable Logic Divices，CPLD)是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。
基于CPLD和VHDL的数字钟的设计
基 于ＣＰ Ｄ和ＶＨＤＬ Ｌ 的数 字钟 的设 计
江 翠 云
（ 武汉市交通学校 湖北 武汉 ４０７ ） ３０４
［ 摘
要］ 细介绍一 种基于Ｃ Ｌ 的数字 电子钟 的实现 。数字钟主 要部分 的片上 系统编程采 用Ｖ Ｄ 硬 件描述 语言实现 ；时 间显示采 用七位Ｌ Ｄ 详 ＰＤ ＨＬ Ｅ 数码 管显示 。该数
波 ，并持 续Ｚ 秒 ，用于 驱动 外部 的 蜂呜器 。 Ｏ
Ｃ Ｍ Ｏ ＥＮ Ｃ Ｕ Ｔ Ｉ Ｏ ＰＮ Ｔ ＯＮ ５ Ｓ
字钟可直接 对时间 ‘ ’和 ‘ ’进 行修改校 正，还可实现 整点发声报 时。 分 秒
［ 关键 词 】 Ｐ Ｄ Ｖ Ｄ 数 字钟 Ｃ Ｌ Ｈ Ｌ
中图分类 号：Ｔ ４ 文献标识码 ：Ａ 文章编 号：１ ７ －７ ９ ２ １ ）０ ２ ０ ７ １ Ｎ ６ １ ５ ７（ ０ ０ １ ０ １ —０
Ｐ Ｒ （，， ： ＯＴ ＭＮ Ｓ
Ｙ ：
Ｉ ＳＤ Ｌ Ｉ ： Ｎ Ｔ Ｏ Ｃ Ｇ
Ｏ Ｔ Ｓ Ｄ Ｕ Ｔ
—
ＬＧ Ｃ ： Ｏ Ｉ ）
２ ３８ 制计 数器 （ＯＮ ＿ ） 进 Ｏ ＵＴ ８ ８ 制计 数器 用 于扫 描数 码 管 。Ｃｋ 引入 扫描 时钟 ，计数 器对 时钟 上 进 ｌ脚 跳 沿 从 Ｏ 循 环计 数 。输 出值 为三 位 二进 制 码 ，接 入 ８ 数码 管 的 位选 端 ～７ 位
２ ４ 多路 开关 （Ｕ ８ ＿４ ． ＭＸ ４ １ ） 多 路 数据 选择 器 的作用 是 在 ８ 进制 计 数 器位 选 端输 入 信 号 的控 制下 ， 从三 个 计数 器输 出 的６ 路数 据 中选择 一路 送到 译码 器译 码 。 由于 每路 信号 都 由４ ＢＤ 位 Ｃ 码组 成 ，因 此该 选择 器 为 六 四选 一 四多 路选 择器 ，而 多余 的两 路 用 于输 出 间隔号 ‘ 一’ 。端 口配 置如 下 ：
任务书7可调数字时钟的CPLD设计.doc
教学和学习资源（学习资料及实训设备及软件等）
学习资源
教学资料
教学工具
主教材
EDA学习开发板的原理
Quartus II软件的使用指南
Quartus II软件操作PPT
设计任务书
电子教案
作业Байду номын сангаас件
电子课件
检查单
评价表
计算机
Quartus II开发软件
EDA开发板
直流电源
电工工具
3、每组选派一位成员阐述设计方案。
实施
1、设计前的准备工作具体有哪些？
2、模块划分时要注意哪些事项？
3、QuartusII软件设计的先后顺序？主要注意什么问题？
4、下载调试时发生了什么故障现象？如何排除？
5、完成过程中发现了什么问题？如何解决这些问题？
6、你认为完成该项工作需要注意哪些事项？
7、工作过程中如何提升效率？提出你的建议。
图1可调数字时钟功能图
具体要求如下：
1．基本功能：具有小时、分钟、秒计数显示功能，并以24小时循环计时；
2．扩展功能：具有清零和校时的功能，具有整点报时的功能；
3．在MAX PLUS或Quartus II开发平台上，采用VHDL或Verilog编程设计；
4．对编写的程序进行编译仿真、修改，使仿真结果达到设计要求；
请学生分组演示自己制作的PPT课件，并进行讲解，学生互评
教学过程安排
资讯
1、CPLD设计注意事项。
2、设计对象工作原理及编程方法。
3、EDA的设计流程
计划
1、根据设计要求，选择确定设计方案。
2、确定本工作任务需要使用的工具和辅助设备。
用CPLD制作的电子闹钟
电子闹钟设计----可编程ASIC设计作业选题电工九班殷平51050918根据要求：请设计具有“对表”功能的、能够显示“时”“分（LED)，能够设置闹钟时间并于到达时刻准时闹铃10秒的全功能电子闹钟。
时基由有源晶振产生，频率为1MHZ，外部输入本设计。
设计过程如下：一、单元模块设计如下：（1）可用于分、秒的模60计数器模块TITLE"C60A";SUBDESIGN c60a(clr,clk,en :INPUT;en1,q[6..0],c :OUTPUT;)V ARIABLEc1 :DFF;flip[6..0]:DFF;start[1..0]:DFF;reset:NODE;mlip[6..0]:NODE;nlip[6..0]:NODE;BEGINDEFAULTSen1=GND;END DEFAULTS;mlip[]=flip[]&b"0001111";nlip[]=flip[]&b"1110000";start[].clk=clk;start0.d=clr;start1.d=start0.q;reset=start0.q&!start1.q;flip[].clrn=!reset;c1.clrn=!reset;c1.clk=clk;flip[].clk=clk;q[]=flip[];c=c1.q;IF !reset THENflip[].d=0;END IF;IF !en THENflip[].d=GND;ELSEIF flip[]==H"59" THEN flip[].d=GND;c1.d=VCC; ELSEIF mlip[]==9 THENflip[].d=flip[].q+7;ELSEflip[].d=flip[].q+1;c1.d=GND;END IF;IF nlip[]==b"1010000"THENen1=VCC;END IF;END;（2）可用于计时的模24计数器TITLE "C24"; SUBDESIGN c24(clr,clk,en :INPUT;q[5..0],c :OUTPUT;)V ARIABLEflip[5..0] :DFF;start[1..0] :DFF;reset :NODE;mlip[5..0] :NODE;BEGINmlip[]=flip[]&b"001111";start[].clk=clk;start0.d=clr;start1.d=start0.q;reset=start0.q&!start1.q;flip[].clrn=!reset;flip[].clk=clk;q[]=flip[];IF !reset THENflip[].d=0;END IF;IF !en THENflip[].d=GND;ELSEIF flip[]==H"23"THENflip[].d=GND;ELSEIF mlip[]==9 THENflip[].d=flip[].q+7;ELSEflip[].d=flip[].q+1;END IF;IF flip[]==0 THENc=VCC;ELSEc=GND;END IF;END;（3）用于校时的模块模1000计数器title"c1000";subdesign c1000(clk :input;cao :output;)variableflip[9..0] :dff;beginflip[].clk=clk;if flip[]==h"3e7" thenflip[].d=gnd;elseflip[].d=flip[].q+1;end if;if flip[]==0 thencao=vcc;elsecao=gnd;end if;end;（4）整点报时模块模2计数器在MAX+plusⅡ的文本编辑器中输入如下语句并将文件保存为c2.title"c2";subdesign c2(clk :input;cao :output;)variablecao1 :dff;begincao1.clk=clk;cao=cao1.q;cao1.d=!cao1.q;end;（5）显示模块显示模块程序如下：title"mulx";subdesign mulx(clk :input;h[5..0],m[6..0],s[6..0] :input;a,b,c,d,e,f,g :output;seg[6..1] :output;)variableflip[2..0] :dff;led[6..0] :node;out[3..0] :node;hh[3..0],hl[3..0] :node;mh[3..0],ml[3..0] :node;sh[3..0],sl[3..0] :node;begina=led6;b=led5;c=led4;d=led3;e=led2;f=led1;g=led0; hh[3..2]=gnd;hh[1..0]=h[5..4];hl[]=h[3..0];mh3=gnd;mh[2..0]=m[6..4];ml[]=m[3..0];sh3=gnd;sh[2..0]=s[6..4];sl[]=s[3..0];flip[].clk=clk;if flip[]==5 thenflip[].d=gnd;elseflip[].d=flip[].q+1;end if;case flip[] iswhen h"0"=>out[]=sh[];seg[]=b"111110";when h"1"=>out[]=sl[];seg[]=b"111101";when h"2"=>out[]=mh[];seg[]=b"111011";when h"3"=>out[]=ml[];seg[]=b"110111";when h"4"=>out[]=hh[];seg[]=b"101111";when h"5"=>out[]=hl[];seg[]=b"011111";end case;tableout[3..0] => led[6..0];h"0" => b"1111110";h"1" => b"0110000";h"2" => b"1101101";h"3" => b"1111001";h"4" => b"0110011";h"5" => b"1011011";h"6" => b"1011111";h"7" => b"1110000";h"8" => b"1111111";h"9" => b"1111011";end table;end;三将模块组合成数字电路数字闹钟的原理图如下图所示，其中COUNT为计时模块，CONTROL为校时模块，RING为整点报时模块，MULX为显示模块。
cpld多功能,数字钟时钟,电赛,电子大赛,电子设计,报告书
作品名称：多功能数字时钟申报者信息：作品类别：第四类电子测量装置类目录一、引言二、方案设计三、总体设计四、单元电路（或软件模块）设计五、单元电路测试六、整体测试七、结论八、附录九、参考文献一．引言本产品为多功能数字钟，其主要功能为显示时间与温度，通过开关手动切换，数字显示镶嵌在废旧木板上，突出环保与废物利用的特点，与构建节约型社会相符合。
二．方案设计1.方案选择为实现本题目要求可以采用如下几种方案：一、数字钟可选方案：（1）运用单片机进行数字钟设计，采用EMP240T100C5进行编程设计。
（2）运用单片机作为中央处理器，STC89C52RC进行编程控制。
二、温度测量电路可选方案：（1）采用集A/D转换、译码与驱动于一身的多功能芯片7106，利用它来进行A/D转换、译码驱动一个3位半的液晶显示器，用以显示当前温度值。
模拟信号经电阻R12由30、31管脚输入，由芯片内部的双斜积分电路进行A/D转换，0~199.9mV的电压可得到1~1999的数字，再经译码电路输出3位半的7段译码信号，并驱动3位半液晶显示器显示当前温度值。
1（2）利用MSP430来测量电阻，就可以通过斜率技术而不使用A／D转换电路，处理起来简单易行。
对于这种技术，可以使用MSP430系列芯片上的比较器和时钟来完成斜率的A／D转换。
本系统的具体温度测量是应用电容充放电把被测电阻值转换成时间，再利用MSP430内部的捕获比较寄存器准确捕捉时间，从而测量出热敏电阻的阻值，以间接获得温度值。
（3）利用AD590随温度变化产生不同输出电压特性进行测试温度值/℃AD590电流/μA 经10kΩ电压V/V 放大器输出V0/V0 237.2 2.732 010 283.2 2.832 0.49 20 293.2 2.932 0.98 30 303.2 3.032 1.47 40 313.2 3.132 1.96 50 323.2 3.232 2.45 60 333.2 3.332 2.94 70 343.2 3.432 3.43 80 353.2 3.532 3.92 90 363.2 3.632 4.41 100 373.2 3.732 4.902附图：各温度与电流电压参考关系表图8：温度对电压影响曲线（4）利用单片机STC89C52RC为处理器，通过DS18B20处理温度信号为电信号，从而测出温度值。
基于CPLD的VHDL时钟设计
摘要：数字钟学习的目的是掌握各类计数器及它们相连的设计方法；掌握多个数码管显示的原理与方法；掌握模块化设计方式；掌握用VHDL语言的设计思想以及整个数字系统的设计。
此数字钟具有时，分，秒计数显示功能，以24小时为计数循环；能实现清零，调时，调分以及整点报时等功能。
本设计是一个显示时（2位）分（2位）秒（2位）共六个数字的多功能电子钟。
信号发生器输出的40Mhz作为系统频率（时钟），因此将其分频得1Hz的秒钟信号，秒计满60即得1分钟，分满60即得1小时信号，小时满24即得一天。
关键词：数字钟，计数器，数码管，模块化设计, VHDL。
一、设计分析1.1 设计要求1）具有时、分、秒计数显示功能，以24小时循环计时。
2）时钟计数显示时有LED灯的花样显示。
3）具有调节小时、分钟及清零的功能。
4）具有整点报时功能。
1.2 性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。
2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。
我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。
3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。
可以根据我们自己任意时间的复位。
4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。
产生“滴答.滴答”的报警声音。
5）LED灯在时钟显示时有花样显示信号产生。
即根据进位情况，LED不停的闪烁，从而产生“花样”信号。
1.3 系统方框图二、设计方案本设计采用自顶向下的设计方法和模块化设计方式，它由秒计数模块，分计数模块，小时计数模块，报警模块，秒分时设置模块和译码模块，程序包，entity模块（顶层模块）八部分组成。
优点：设计简单方便，层次清晰，工程的建立方便，无需单独设计各个组件模块产生原理图文件后再进行电路连接设计。
EDA技术学习情境4可调数字时钟的CPLD设计任务1
1、功能仿真 2、时序仿真
FPGA/CPLD 编程下载
2.1.1 设计输入(原理图／HDL文本编辑)
1. 图形输入
原理图输入 图 形 输 入
状态图输入
波形图输入
2. HDL文本输入
这种方式与传统的计算机软件语言编辑输 入基本一致。就是将使用了某种硬件描述语 言(HDL)的电路设计文本，如VHDL或Verilog 的源程序，进行编辑输入。 可以说，应用 HDL 的文本输入方法克服 了上述原理图输入法存在的所有弊端，为 EDA 技术的应用和发展打开了一个广阔的天 地。
2.1.2 综合
整个综合过程就是将设计者在 EDA 平台 上编辑输入的HDL文本、原理图或状态图形描 述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级 电路甚至更底层的电路描述网表文件。由此可 见，综合器工作前，必须给定最后实现的硬件 结构参数，它的功能就是将软件描述与给定的 硬件结构用某种网表文件的方式对应起来，成 为相应互的映射关系。
CPLD控制数字时钟
宁波技师学院课程设计设计题目数字时钟专业班级07电气(六)1学生姓名姚珊珊学号35号学生姓名蒋佳娜学号16号指导教师刘军指导教师陈弢起止日期 2011 年9月3日到 2010 年10月9 日宁波技师学院电气技术系二零一一年九月目录1引言 (3)2总体设计方案 (4)2．1设计要求 (4)2．2设计目的 (4)2．3系统框图 (5)3硬件设计 (7)3．1 CPLD 的简介 (7)3．2电源部分 (8)3．3CPLD外部原理图 (9)4 CPLD内部原理图设计 (10)4．1CPLD内部原理总图 (15)4．2 CPLD写入 (16)5元件清单 (18)6 制作和调试 (19)6. 1制作步骤 (19)6. 2 调试步骤 (19)7结论 (20)8致谢 (21)9参考文献 (22)附录1 仿真图 (23)附录2 CPLD内部原理图 (24)附录3 PCB图 (25)附录4 实物图 (26)1引言有关钟表的发展过程，大致可以分为三个演变阶段，那就是：一、从大型钟向小型钟演变。
二、从小型钟向袋表过渡。
三、从袋表向腕表发展。
每一阶段的发展都是和当时的技术发明分不开的。
时钟的功能也是越来越多，从一开始的简单计时，到现在的定时，闹钟等等。
单片机被广泛运用在工业自动化控制、以其仪器仪表、数据采集、通讯及家用电器等领域。
单片机，以其与通用微机完全不同的发展模式，不断满足工业测控、恶劣环境下可靠运行的要求。
单片机已成为现代领域中不可缺少的重要角色。
单片机发展速度十分迅速，速度更快、功能更强的16位、32位单片机已陆续问世，但8位机，特别是新一代高档8位机具有优异的性能，已能满足大部分单片机应用领域的需要，另外，它还具有可靠性、外围芯片配套、系统构成简单、应用软件丰富、技术成熟、开发运用方便等优点，单片机运用中仍有一定的市场。
在这次的课程设计中我们用51单片机设计了一个数字时钟，其包括计时和校正。
我们通过共阴德数码管来显示，时，分，秒。
基于CPLD的多功能数字时钟实现
图1整体框图该时钟的晶振源由实验板自带的50MHz晶振源提供,对50MHz 分频得到1Hz的脉冲;然后对其计数,“秒钟”满60清0向分位进一,同样“分”满60进一到“时”,小时采用12小时制,故时满12清零。
接着,使用刷新电路对其进行动态刷新,并通过数码管显示出来。
对于校时部分,直接通过校时电路对分、时部分进行校时。
最后,关于对控制电路的设计,控制电路通过使用模二进制的循环状态机实现四种模式循环,不同模式的控制,对模式信号进行处理,从而使MUX进行不同的选择实现显示以及闪烁。
关于防抖部分,在每个按键输入处进行消抖处理即可。
2数字钟模块实现在确定整体思路基础后,进行模块化设计,采用模块化设计方便进行局部调整,以及模块的重用,便于开发,节省开发流程。
对于该系统划分为以下几个模块去实现:①分频电路②秒钟计时电路③时钟计时电路④动态刷新和译码显示电路⑤控制电路⑥防机械按键抖动电路⑦闪烁电路⑧校时电路⑨功能选择电路。
下面详细介绍控制电路、防机械按键抖动电路的实现。
2.1控制电路实现图2控制电路2.2防机械按键抖动电路实现及效果稳定可靠的信号输入是时钟系统能可靠工作的重要条件,我们不能将任何有毛刺的输入作为计时器的时钟信号,因此需要设计机械按键防抖动电路。
该系统涉及到两个外部机械按键,要使它们每一次按下时都要产生单脉冲信号,以此提高可靠的信号。
由于机械式开关的核心部件为弹性金属簧片,因而在开关切换的瞬问会在接触点出现来回弹跳的现象。
虽然只是进行了一次按键,但在按键信号稳定的前后出现了多个脉冲,如图3按键波形图所示。
为了确保按键识别的准确性,在按键信号抖动的情况下不能进入状态输入,为此就必须对按键进行消抖处理。
实验开发板机械按键module键和check键常态下为高电平。
如图4为去抖电路所示硬件消抖电路,当按键Y按下时产生抖动,此时若时钟脉冲CP的上升沿不来则两个D触发器的Q端不变,保持初始状态。
设初始状态为Q1=Q2=0,输出S=Q1*Q2=1。
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数字电路课程设计
题目： 利用CPLD 设计可调时数字钟
学 院 电子信息工程学院 专 业 电气自动化 学 号 姓 名
教 师
2010年 6月 30日
装 订 线
利用CPLD 设计可调时数字钟
摘 要
本次课程设计是用数字电路知识以及Maxplus Ⅱ软件进行的制作，首先理解电路原理图，然后进行了焊接，本次焊接增加自己的动手能力。
然后对数字电路书又进行了复习，最后应用Maxplus Ⅱ软件进行了编程。
电路通过使用数字元件，来构成完成二十四小时的数字钟设计，并且将译码器和数据选择器配合使用来完成动态的显示输出。
此外，外部控制开关用来控制电路，使得该电路可以完成保持、清零、快速校对时间等一系列的功能。
本系统的难点在于EDA 系统作图及最后系统优化的应用。
尤其是小数点的显示控制，用一个或门，通过1Hz 来控制第三个数
码管的点显示，再通过一个与非门来控制第五个数码管的点显示,第五个数码管的点在整个脉冲阶段显示，而第三个数码管的点只有在低电平时显示，以达到结果是第五个数码显示管的点常亮，而第三个数码管的点以1Hz 的频率闪烁。
制作中经常遇到各种问题，如第一次用的七段译码器显示六和九时，显示的不是很好，就重新自己做的译码器，让其显示的比较完美，而且也出现了制作的程序太大问题，最后不断的修改终于成功了。
关键词：数字电路 Maxplus Ⅱ 七段译码器
装 订 线
目录
一总体设计 (1)
1.1设计要求 (1)
1.2设计原理 (1)
二详细设计 (5)
2.1课程设计思路及其步骤 (5)
2.2模块设计 (5)
2.3数字钟电路总图 (11)
装
参考文献 (13)
订
线
一总体设计
1.1设计要求
1、以数字形式显示时、分、秒的时间；
2、要求手动校时、校分、校秒；
3、调节时间时对应显示位以2Hz频率闪烁；
4、时与分显示之间的小数点常亮；
5、分与秒显示之间的小数点以1Hz频率闪烁；
6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。
1.2设计原理
1.2.1硬件电路原理图
图1-1 硬件电路原理图
1.2.2电源电路
当重新接通电源或计数过程出现误差时都需要对时间进行校正，通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正完成后,再转入正常计时状态即可。
电路图如图1--2所示。
图1—2 电源电路图
1.2.3振荡电路与分频电路
晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.
分频电路采用T触发器对其分频，每经过一个T触发器对其二分频，所以各点的分频倍数分别为：QD: 24 、QE: 25 、QF: 26 、QG: 27、QH: 28、QI: 29、QJ: 210、QL: 212、QM: 213、QN: 214。
此处采用的是32768Hz的晶振，故分频之后QF:512Hz、QI:64Hz、QN:2Hz。
电路原理图如图1--3（a）、（b）所示。
（a）
（b ）
图1－3 振荡电路与分频电路图
1.2.4显示电路
计数器实现了对时间的累计以8421BCD 码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流。
数码管是共阴数码显示管，当其控制端为“0”时，数码显示管显示。
显示模块输入时钟频率为512Hz ，显示刷新频率约为85Hz 。
电路如图1--4所示：
图1—4 显示电路原理图
30P
1.2.5 CPLD电路原理图
此原理图的MODE和ADD分别控制校正位和其校正位进行加一校正。
MODE共有七个状态分别对应六个数码管的校正和正常计数。
电路如图2--5所示：
图2－5 CPLD电路原理图
二详细设计
2.1课程设计思路及其步骤
1、按原理图和元件插件图完成电路的焊接；
2、拟定数字钟的组成框图，划分模块。
主要的模块有：计数器电路，多路数据选择
器，三、六、七、十译码器的设计，电源电路，振荡电路与分频电路等。
3、对各个单元模块电路进行逐一设计与波形仿真；
4、总体电路设计与仿真；
5、程序下载与调试。
2.2模块设计
2.2.1设计框图
图2—1 设计框图
2.2.2时间计数器电路
利用7493连成一个六进制计数器，仿真正确后命名为cnt6。
图2－2 六进制计数器电路原理图
图2—3 六进制计数器仿真图利用7493连成一个十进制计数器，仿真正确后命名为cnt10。
图2-4 十进制计数器原理图
图2-5 十进制计数器仿真图
利用7493连成一个三进制计数器，仿真正确后命名为cnt3。
图2－6 三进制计数器原理图
图2-7 三进制计数器仿真图
将三进制、六进制、十进制计数器连接成计数器电路。
图2-8 计数器电路原理图
图2-9 计数器仿真图
2.2.3数据选择器电路
参照数字电路设计讲义，连接数据选择器电路。
图2-10 数据选择器电路图
图2-11 数据选择器仿真图
2.2.4译码器电路
参照数字电子技术基础中显示译码器真值表及逻辑表达式，连接译码器电路，以控制显示块显示0～9十个数字。
图2-12 译码器电路原理图
2.2.5比较器电路
图2-13 比较器电路原理图
图2-14 比较器电路仿真图
2.2.6按键消抖电路
64Hz消抖动模块时钟
利用两个D触发器连成一个二位移位寄存器，用64Hz频率对key进行采样，依次寄存在二位移位寄存器中，若前后一致则结果为这个值，若前后不一致则保持原结果。
功能如下表所示：
表 2-1
图2-15 按键消抖电路原理图
图2-16 按键消抖电路仿真图
2.3数字钟电路总图
512Hz显示位控制信号及小数点控制信号
数码管显示控制电路工作原理：以512Hz的频率作为时钟脉冲，用六进制计数器为三八译码器提供六个不同状态，每个数码管的显示频率约为85Hz,观测到的结果为：数码管
常亮。
此电路的巧妙之处在于小数点的显示是用一个或门，通过1Hz频率来控制第三个数码管的小数点显示，再通过一个与非门来控制第五个数码管的小数点显示。
第五个数码管的小数点在整个脉冲阶段显示，而第三个数码管的小数点只有在低电平时显示，故观察到结果是第五个数码管常亮，而第三个数码管的小数点以1Hz的频率闪烁。
时间调节
时间调节电路分别对应清零、调节小时、调节分钟。
数字钟电路全图
图2-17 数字钟电路全图
三总结
本次课程设计，获益匪浅，首先学会了Max+plus Ⅱ软件的安装过程及其使用，并将其应用地很是熟练，包括画电路，仿真，引脚分配；其次，我对数字电路书又进行了一番新的复习。
此外我也学会了JTAG下载电路的原理。
经过几天的努力，我发现，电路图不可能拿来就能看懂，一定要耐心，坚信自己能看懂，凡是慢慢来，一定会成功的。
在此次的数字钟设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法.看懂原理图以后，我马上开始着手编程。
开始用的是74160做的计数器模块，当时，做的很是顺手，仿真也无错，但是做到最后时，却出错了，很多问题，让我昏了头脑，后来经老师与同学指点，说我的电路占容量太大，并指点我用7493，后来，就慢慢的将计数器换成了用7493做的，果然，问题解决了。
做完之后，由于用的是7449做的译码器，所以6和9都少显示一段，经过看书与像大三学长张同学的耐心讲解，就自己做了一个显示完美的译码器。
“实践是检验真理的唯一标准”，只有通过实验，我们学工科的才会真正走向科技，走向熟悉，走向属于自己的成功，真的希望以后这样的实践机会越来越多，我们也可以通过此成长起来！
此外，我的心得体会总结如：
1.设计初期要考虑周到，否则后期改进很困难。
应该在初期就多思考几个方案，进行
比较论证，选择最合适的方案动手设计。
总体设计在整个设计过程中非常重要，应该花较多的时间在上面。
2.方案确定后，才开始设计。
设计时，多使用已学的方法，如列真值表，化简逻辑表
达式，要整体考虑，不可看一步，做一步。
在整体设计都正确后，再寻求简化的方法。
3.在设计某些模块的时候无法把握住整体，这时可以先进行小部分功能的实现，在此
基础上进行改进，虽然可能会多花一些时间，但这比空想要有效的多。
4.尽可能是电路连线有序，模块之间关系清楚，既利于自己修改，也利于与别人交流。
如果电路乱的连自己都看不懂，那还如何改进和扩展。
5.很多难点的突破都来自于与同学的交流，交流使自己获得更多信息，开拓了思路，
因此要重视与别人的交流。
参考文献
1余孟尝.数字电子技术基础简明教程（第二版）.高等教育出版社.1999年10月第二版.128~311页
2清华大学教研组编，阎石主编：《数字电子技术基础》（第四版），北京，高等教育出版社，2004年。