CPLD数字钟实验报告
通信原理实验一实验报告 CPLD 可编程数字信号发生器实训
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3.CPLD可编程模块电路
图1CPLD可编程模块电路图
三、
1.打开电源总开关，电源指示灯亮，系统开始工作；
2.用示波器测出下面所列各测量点波形，并对每一测量点的波形加以分析；
(2)CPLD可编程模块组成：ALTERA公司的EPM7128(或Xilinx公司的XC95108)、编程下载接口电路（J101）和一块晶振（OSC1）。
(3)晶振：产生系统内的16.384MHz主时钟。
2.各种信号的功用及波形
(1)CPLD型号为EPM7128由计算机编好程序从J101下载写入芯片，OSC1为晶体，频率为16.384MHz，经8分频得到2.048MHz主时钟。
(2)取样时钟、编码时钟、同步时钟、时序信号还将被接到需要的单元电路中。
(3)PN32kHz、PN2kHz伪随机码的码型均为111100010011010，不同的是码元宽度不一样，PN2kHz的码元宽度T＝1/2K＝0.5ms，PN32kHz的码元宽度T＝0.03125ms。
面板测量点与EPM7128各引脚信号对应关系如下：
五
图21CPLD可编程ຫໍສະໝຸດ 字信号发生器模块512Hz的时钟信号。（图3上）
(4)TP104
256KHz的时钟信号。（图3下）。
图3
(5)TP105
128KHz的时钟信号，作FSK调制模块中产生载波信号。（图4上）
(6)TP106
64KHz的时钟信号，作为FSK调制模块中产生载波信号。（图4下）
CPLD制作数字钟的评测报告
CPLD制作数字钟的报告论文2008-06-18 11:45:01阅读429评论0字号：大中小通过这8周的学习，我知道了CPLD及电子电路CAD主要是学习里利用可编程器件使其实现某种指定功能。
将通过编程做出的器件进行设计组装，调试使其成为一个简易的电子产品。
同时我也了解如何设计一个电子产品。
首先必须明确系统的设计任务，根据任务设计方案，然后对方案中的各部分进行单元电路的设计，参数计算和器件选择，最后将各部分连接在一起，画出符合设计要求的完整的电路图。
然后进行编译，使其功能在可编程器件上能够实现。
在这8周的时间里，我们主要完成了以下六个实验：实验一: 组合逻辑设计、实验装置的使用方法一实验目的:1通过一个简单的3-8译码器的设计,掌握组合逻辑电路的设计方法。
2.初步了解EPLD设计的全过程, 初步掌握Altera软件的使用。
3.掌握组合逻辑电路的静态测试方法.二实验步骤:1 进入Windows操作系统,打开Max+PLUSII的设计软件. 启动File口Project Name菜单,将出现Project Name 对话框,在对话框内键入设计项目名YUSHI,选Ok即可2.点击Assign 口Device菜单,选择器件EPF10K144-13 设计的输入. 画出的实验原理图如下:点击保存按钮保存原理图. 将起保存在YUSHI文件下,起扩展名为.gdf4. 设计项目的编译. 点击MAX+PLUSII 口compiler项,出现编译窗口,点击start即可开始编译5.设计项目的模拟仿真. 通过模拟一个项目来证明它的功能是否是正确的. 上述电路的仿真波形如下:6.在底层图编辑器中观察适配结果以及管脚的重新分配定位.对照结构管脚分配表,根据自己的设计进行分配.7, 器件的编译.三. 实验效果产生的现象:通过按键输入，发光二极管显示3-8译码器的功能。
四实验小结:通过这个实验，我们初步了解了Max+PLUSII软件设计环境以及软件的使用。
关于实验报告cpld
报告要求一．报告用A4纸张打印，报告封面用统一模板（见下页），上交时间为课程结束后的下一周周四上午九点至十一点。
二．字数要求2500--3500字之内，每个同学一份，同组同学可共用成果，其余部分应有区别。
三．实验项目1、实验一组合逻辑设计、实验装置的使用方法2、实验二用VHDL设计十六进制加法计数器3、实验三用VHDL设计6进制、60进制计数器4、实验四报时电路、分频电路、二选一电路5、实验五数字钟综合设计6、实验六 PROTEL99SE原理图、印制电路板图（PCB）设计四．实验报告内容要反映出以上6个实验的内容，重点说明数字钟综合设计，包括实验目的、实验原理、实验步骤、实验电路或者是程序、仿真波形（在能够仿真的情况下）、实验中遇到的问题及解决的方法，实验完成的效果等。
五．总结简单谈一下学习本课程的体会。
1CPLD及电子CAD 实验报告姓名：黄嘉宝学号：2010108122网选班号:1网选序号:13同组同学姓名：郑琦三峡大学电气与新能源学院21、实验一组合逻辑设计、实验装置的使用方法一、实验目的：（1）简单了解38译码器的设计，初步掌握组合逻辑电路的设计方法（2）学会使用MAX2软件二、实验步骤：1、指定项目名称启动max2软件——file——Project name(对话框中输入项目名)2、建立新文件File ——new(选第一个XX.gdf文件)——OK3、设计的输入1)原图的空白处双击鼠标左键2）输入原件名称或鼠标点击选取即可以38译码器的逻辑电路设计为例步骤如下：双击max2启动软件——file——project——输入项目名ymq38_13——file——new——选第一个XX.gfd——OK——保存命名ymq38.gdf——双击鼠标左键依次输入元器件input\output\not\and3\依次命名然后连线得到附录一图——保存——编译确定是否有连线错误（max2+plus——comfile）4、硬件检测功能编程下载，验证电路逻辑功能的硬件检测方法1、指定器件assign/device选ACEX1k和EP1K30TC144—12、编译生效max-plus/compiler3、分配管脚max-plus/floorplan editor4、编译生效max-plus/compiler5、打开装置的电源开关调到模式56、下载max-plus/programmer7、载入下载文件JIAG/Multi-Device JIAG Chain setup8、删除无用文件9、浏览后缀为.sof的文件，点add10、点configure管脚如何分配：在给定的装置结构图里面选取适当的数码管和相应的控制开关，然后在给定的表格中找到对应的管脚，然后分别把管脚导入到相应的位置34附录一五、波形仿真：file-new-waveform editor （波形文件）保存 Node-enter-list-(导入输入、输出)options-gridsize(改尺寸不能低于10nm) simulator(开始仿真) timing anal(定时分析器) 得到如下结果验证38译码器52.VHDL 硬件描述语言在VHDL 程序中，通常包括实体（ENTITY ）、结构体（ARCHITECTURE ）、配置（CONFIGURATION)、包集合（PACKAGE)、和库（LIBRARY)5部分。
CPLD数字时钟设计
Cpld课程学习报告第1页一、课题简介：此次CPLD设计是借助MAX+PLUSII软件完成十进制计数器的制作，其中需要编译、生成GDF文件、接引脚、传输数据等过程；并以十进制计数器为引导，完成基本时钟、闹钟、整点报时、跑表的制作，并最终完成整个数字钟的综合设计另外。
在此基础上可添加更多额外功能的扩展。
二、课题要求：时、分、秒六位数码管显示（标准时间23点59分59秒）；具有小时、分钟校准功能；整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀);跑表:最大计时99分59秒999毫秒。
独立的跑表功能，不影响数字钟正常工作;定时花样闹钟：可在00:00到23:59之间由用户设定任一时间，到时报警；插入一段音乐，在跑表工作时开始播放。
Cpld课程学习报告第2页三、数字钟设计的逻辑结构：四：数字钟设计的基本步骤：（1）具有调时、调分功能的基本时钟：运用24进制及60进制计数器组装，并接入相应输入输出器件。
通过频率为1Hz的脉冲作为输入端接到60进制的计数器，以进位标志carry作为下一级的频率脉冲，从而实现了一个可以表示实际时间的时钟。
此处用或门将外部的手动脉冲信号送进驱动实现了调时功能。
Cpld课程学习报告第3页60进制计数器的程序：（24、1000进制等计数器原理类似）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mp62_cnt60_5 isport(clk,clr,en: in std_logic;carry : out std_logic;ge,shi : out std_logic_vector( 3 downto 0));end ;architecture one of mp62_cnt60_5 issignal g,s :std_logic_vector(3 downto 0);beginprocess(clk,clr,en,g,s )beginCpld课程学习报告第4页if clr='1' theng<="0000";s<="0000";elsif clk'event and clk='1' thenif en='0' thenif g="1001"and s="0101" theng<="0000";s<="0000";carry<='1';elsif g="1001" theng<="0000" ; s<=s+1;else g<=g+1;carry<='0';end if;end if;end if;end process;ge<=g;shi<=s;end;（2）定时部分：Cpld课程学习报告第5页定时部分有两个方面的说明：1、二选一模块：当S为0时，显示正常时间；当S为1时，显示定时时间。
基于CPLD的数字时钟设计
CPLD课程学习报告学生姓名：熊军同组者姓名：黄辉CPLD的全称是Complex Programmable Logic Device （即复杂可编程器件），但本次试验所使用的器件并不是CPLD而是FPGA，FPGA的全称是Field Programmable Gate Array （即现场可编程门阵列）。
FPGA与CPLD有很多相似点，它们都是可编程数字逻辑器件，都在时序逻辑电路和组合逻辑电路中有很强的优势。
它们的区别在于，FPGA的容量大、速度慢且不可预测、掉电信息丢失，二CPLD容量小、速度快且有很好的可预测性、掉电信息不丢失。
CAD 的全称是Computer Aided Design（即计算机辅助设计）。
本实验所用到的软件是MAX+PLUS II，本次试验目的是做一个数字时钟。
该数字时钟包含五个主模块，它们分别是数字时钟模块、闹钟模块、跑表模块、模式选择模块和音乐模块。
完成的功能如下：1、数字时钟，时、分、秒六位数码管显示（标准时间23点59分59秒），具有小时、分钟加减调时调分的校准功能，整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)；2,、定时闹钟，可在00:00到23:59之间由用户设定任一时间，到时报警，定时闹钟花样，前10s一般振铃，其后13秒较急促，再其后17秒急促，最后20秒特急促振铃。
并可随时关断；3、跑表，最大计时99分59秒999毫秒。
独立的跑表功能，不影响数字钟正常工作。
另外附加一段音乐，可随时控制播放和停止，不影响其他任何功能，音乐的内容是《两只蝴蝶》。
系统原理图如下：系统共有九个输入管脚，41个输出管脚，输出管脚中包括一个蜂鸣器，八个数码管，八个LED发光二极管。
图中的D触发器的作用是为了使跑表具有后台功能。
下面依次介绍这五个模块。
一、数字时钟模块数字时钟模块包含四个部分，它们分别是六十进制计数器、二十四进制计数器、分频器和整点报时控制器。
CPLD实验报告
实验一 Xilinx软件及状态机设计一实验目的:学习FPGA设计软件, 掌握软件流程, 掌握状态机编程。
二实验内容:设计一个状态机三实验说明:状态机设计是数字电路中使用非常广泛和方便的时序设计工具。
由于硬件是并行的触发, 相对软件是串行执行, 那么让硬件电路按照节拍执行串行操作指令就成为一个问题, 这就是状态机的主要功能。
相应的, 软件指令中的几十条简单顺序执行代码可能需要硬件的几十上百个触发器去实现其功能。
所以, 软件与硬件的设计思路有相当大的区别。
当然, 随着FPGA规模的不断扩大, 这些问题也越来越容易解决了。
我们可以用软件的思路去描述自己的设计, 可能最终实现的电路是几十万门级的器件, 但是你只要花费几美元就能买到。
状态机是数字电路的基础, 因此, VHDL的学习也从这个实验开始。
四实验过程:1.在进行实验之前, 我先自学了VHDL语言。
2.熟悉Xilinx软件环境。
3.通过仿真, 读懂了states这段代码所实现的功能及其出现的问题。
五思考题:1.通过仿真, 这段代码实现相应功能时出了什么问题？请修正代码。
答：这段程序完成的是对红绿灯的控制功能。
通过仿真发现所有的灯都比预期的多亮了2秒, 比如东西方向绿灯亮62秒（应该是60秒）, 黄灯是5秒（应该是3秒）。
出现此问题的原因是没有考虑到硬件的延时问题。
所以只要把程序中的59改为57, 39改为37, 3改为1, 再进行仿真, 结果就正确了。
2.状态机输出分成同步输出和异步输出, 状态机异步输出直接用状态机的某个状态进行组合逻辑运算来得到一个输出, 同步输出是在该状态的时钟上跳沿控制输出变化。
请问同步输出和异步输出利弊各在哪里？答: 同步输出的优点是: 时钟脉冲的间距解决了组合逻辑电路中的延时和竞争问题。
只要时钟脉冲的宽度合适, 输出就不会存在竞争与现象。
缺点是: 外部输入信号的变化应满足触发器正常工作所需的建立和保持时间。
因为上述特点使得同步时序输出的工作速度的提高受到限制, 且对时钟脉冲到达个触发器的时间及外部信号的变化有较严格的要求。
数字电路课程设计实习报告
数字电路课程设计题目：利用CPLD 设计可调时数字钟学 院 专 业 学 号 姓 名 教 师201利用CPLD 设计可调时数字钟摘要装 订 线本数字钟采用动态显示数字的方法，输入512Hz的时钟信号，驱动显示位选信号产生，位选信号以85Hz从0到6不断地扫描数码管。
输入2Hz信号通过2分频变成秒信号，秒信号驱动时钟计数模块计数，完成时钟计数的功能，在位选信号扫描到相应的数码管时，计数器将计数的结果显示在数码管上，由于视觉残留的关系，人眼会感觉到数字一直在显示，从而实现计时功能。
在手动调节时钟时，有三个按键，一个实现清零，一个作为分调整按键，最后一个作为时调整按键。
调整时间键在对应时或者分数码管后通过按压按键产生脉冲使数码管实现加一的运算，从而改变时间，将1Hz 闪烁的小数点接在秒信号上即可。
关键词：CPLD 计数器分频器三选择器七段译码器目录一、总体设计方案 (1)1.1设计要求 (1)1.2设计原理 (1)1.2.1电源电路 (1)1.2.2振荡电路及分频电路 (1)1.2.3显示电路 (2)1.2.4JTAG下载接口 (2)1.2.5CPLD电路原理图 (3)二、各模块说明 (4)2.1设计思路及步骤 (4)2.2总体框图 (4)2.3各模块说明 (4)2.3.1 7段译码器 (4)2.3.2 消抖模块 (5)2.3.3及门模块 (5)2.3.4数据选择器模块 (6)2.3.5 D触发器模块 (6)2.3.6非门模块 (7)2.3.7或门模块 (7)2.3.8十进制计数模块 (7)2.3.9位选模块 (8)2.3.10秒计数模块 (8)2.3.11六进制模块 (10)2.3.12分计数模块 (11)2.3.13分频器模块 (12)2.3.14顶层总模块 (13)2.4数字钟电路总图 (12)三、课程总结 (16)3.1遇到的问题及其解决办法 (16)3.2收获及体会 (16)参考文献 (16)一总体设计方案1.1设计要求1、以数字形式显示时、分、秒的时间；2、要求手动校时、校分；3、时及分显示之间的小数点常亮；4、分及秒显示之间的小数点以1Hz频率闪烁；5、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。
数字钟 实验报告
数字钟实验报告数字钟实验报告1. 引言数字钟是一种以数字形式显示时间的装置，广泛应用于日常生活中。
本实验旨在通过搭建数字钟电路并进行实际测试，了解数字钟的工作原理和实现方式。
2. 实验材料和方法实验材料：电路板、电子元件（集成电路、电阻、电容等）、数字显示屏、电源、万用表等。
实验方法：按照电路图连接电子元件，将数字显示屏连接到电路板上，接通电源后进行测试。
3. 实验步骤3.1 搭建电路根据提供的电路图，将电子元件按照正确的连接方式搭建在电路板上。
确保连接的准确性和稳定性。
3.2 连接数字显示屏将数字显示屏连接到电路板上的指定位置，注意极性的正确性。
3.3 接通电源将电路板连接到电源上，确保电源的稳定输出。
3.4 进行测试打开电源，观察数字显示屏上的显示情况。
通过调整电路中的元件，如电容和电阻的数值，观察数字显示屏上的时间变化。
4. 实验结果在实验过程中，我们成功搭建了数字钟电路，并进行了多次测试。
通过调整电路中的元件数值，我们观察到数字显示屏上的时间变化。
数字钟准确地显示了当前的时间，并且实时更新。
5. 讨论与分析通过本次实验，我们了解到数字钟的工作原理是通过电路中的集成电路和元件来控制数字显示屏的显示。
数字钟的精确性和稳定性取决于电路的设计和元件的质量。
在实际应用中，数字钟通常会采用更加精确的时钟芯片来保证时间的准确性。
6. 实验总结本次实验通过搭建数字钟电路并进行测试，使我们更加深入地了解了数字钟的工作原理和实现方式。
通过调整电路中的元件，我们观察到数字显示屏上的时间变化，验证了数字钟的准确性和实时性。
在今后的学习和工作中，我们将更加注重电路设计和元件的选择，以提高数字钟的精确性和稳定性。
7. 参考文献[1] 电子技术基础教程，XXX，XXX出版社，2010年。
[2] 数字电路设计与实验，XXX，XXX出版社，2015年。
8. 致谢感谢实验室的老师和同学们对本次实验的支持和帮助。
他们的耐心指导和积极讨论使本次实验取得了圆满成功。
数字钟实验报告5篇范文
数字钟实验报告5篇范文第一篇：数字钟实验报告数字钟实验报告班级：电气信息i类112班实验时间：实验地点：指导老师：目录一、实验目的-----------------3二、实验任务及要求--------3三、实验设计内容-----------3(一)、设计原理及思路3（二）、数字钟电路的设计--------------------------4(1)电路组成---------4(2)方案分析---------10(3)元器件清单------11四、电路制版与焊接---------11五、电路调试------------------12六、实验总结及心得体会---13七、组员分工安排------------19一、实验目的：1．学习了解数码管，译码器，及一些中规模器件的逻辑功能和使用方法。
2．学习和掌握数字钟的设计方法及工作原理。
熟悉集成电路的引脚安排，掌握各芯片的逻辑功能及使用方法了解面包板结构及其接线方法。
3．了解pcb板的制作流程及提高自己的动手能力。
4．学习使用protel软件进行电子电路的原理图设计、印制电路板设计。
5．初步学习手工焊接的方法以及电路的调试等。
使学生在学完了《数字电路》课程的基本理论，基本知识后，能够综合运用所学理论知识、拓宽知识面，系统地进行电子电路的工程实践训练，学会检查电路的故障与排除故障的一般方法锻炼动手能力，培养工程师的基本技能，提高分析问题和解决问题的能力。
二、实验任务及要求1．设计一个二十四小时制的数字钟，时、分、秒分别由二十四进制、六十进制、六十进制计数器来完成计时功能。
2．能够准确校时，可以分别对时、分进行单独校时，使其到达标准时间。
3．能够准确计时，以数字形式显示时、分，发光二极管显示秒。
4.根据经济原则选择元器件及参数；5..小组进行电路焊接、调试、测试电路性能，撰写整理设计说明书。
三、实验设计内容1、设计原理及思路 3．1数字钟的构成数字钟一般由振荡器、分频器、计数器、译码器、显示器、较时电路、报时电路等部分组成，这些都是数字电路中应用最广的基本电路3．2原理分析数字钟实际上是一个对标准频率（1hz）进行计数的计数电路。
数字钟(可编程)
“数字钟”综合设计实验—采用CPLD/FPGA可编程器件设计一、实验目的1．掌握可编程逻辑器件的层次化设计方法；2．掌握十进制、六十进制、二十四进制计数器的设计方法；3．掌握多位计数器相连的设计方法；4．掌握喇叭的驱动方法。
二、设计任务与要求1．基本功能：具有小时、分钟、秒计数显示功能，并以24小时循环计时；2．扩展功能：具有清零和校时的功能，具有整点报时的功能；3．自由发挥功能：具有到点闹时功能，并且能够预置闹铃时间；4．喇叭在整点时有报时驱动信号产生；5．要求小时、分钟、秒在数码管上的显示格式如下：6．在MAX PLUS或Quartus II开发平台上，采用VHDL或Verilog编程设计；7．对编写的程序进行编译仿真、修改，使仿真结果达到设计要求；8．下载并测试电路的逻辑功能。
三、程序设计思路本设计的难点在于时钟的计数功能和数码管显示功能，1．60进制和24进制计数器的实现VHDL实现计数比较简单，我们只要设置好计数的最终数值，通过简单的加法或者减法就可以实现任意数值的计数状态。
2．小时、分钟、秒计数显示的实现数字钟的小时、分钟、秒共用8个数码管显示，并有2个数码管用来产生隔离符号“—”，为节省逻辑器件的I/O，时间显示采用动态扫描的方法。
动态扫描的基本原理是对于一组数码管动态扫描显示需要由两组信号来控制：一组是字段输出口输出的字形代码，用来控制显示的字形，称为段码；另一组是位输出口输出的控制信号，用来选择第几位数码管工作，称为位码。
各位数码管的段线并联，段码的输出对各位数码管来说都是相同的。
因此，在同一时刻如果各位数码管的位选线都处于选通状态的话，8位数码管将显示相同的字符。
若要各位数码管能够显示出与本位相应的字符，就只让这一位的位选线处于导通状态，而其它各位的位选线处于关闭状态。
同时，段线上输出相应位要显示字符的字型码。
这样在同一时刻，只有选通的那一位显示出字符，而其它各位则是熄灭的，如此循环下去，就可以使各位数码管显示出将要显示的字符。
基于CPLD的数字钟的实现
目录一、设计目的 (2)二、设计任务及要求 (2)三、设计方案 (3)四、数字钟组成框图 (3)五、数字钟的工作原理图 (3)六、数字钟子模块的设计 (4)1、分频器的实现 (4)2、秒计数器的实现 (5)3、分计数器的实现 (7)4、时计数器的实现 (9)5、D触发器的实现 (10)6、分时扫描加译码显示模块的实现 (11)七、引脚锁定图 (13)八、实验结果 .... 错误！未定义书签。
九、总结感想 (14)十、参考文献 (14)数字钟设计摘要：数字钟已成为人们日常生活不可或缺的用品，它广泛应用于家庭及车站、码头、剧场、办公室等公共场所，给人们的生活，学习，工作，娱乐带来了极大的方便，由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确，性能稳定，携带方便等特点，它还用于计时，自动报时及自动控制等各个领域。
数字钟一般由振荡器，分频器，译码器，显示器等部分组成。
尽管目前市场上有现成的数字钟集成电路芯片，价格便宜，但这些都是数字电路系统中最基本的、应用最广的电路。
数字中是将“时”，“分”，“秒”显示于人的视觉器官的计时装置。
本文介绍的数字钟的周期是12小时，显示满刻度为11小时59分59秒，另外还有校时功能。
关键词：数字钟计时器VHDL语言CPLD一、设计目的1、掌握十进制、六进制、十二进制的设计方法；2、掌握多位计数器相连的方法；3、掌握多位共阳极显示数码管的驱动及编码；4、掌握CPLD层次化设计结构方法；二、设计任务及要求⑴有时、分、秒的功能，分别由6个数码管显示12小时、60分钟、60秒钟的计数器显示，具有时间设定功能。
⑵按下switch1键能够全部清零，显示00-00-00。
⑶按下switch2键能够使计时器数字增加，按11小时循环，计满11小时后回到00，可以进行时钟校正。
⑷按下switch3键能够使计分器数字增加，按59分钟循环，计满59分钟后回到00，可以进行分钟校正。
基于CPLD的数字电子钟设计报告
CPLD原理及应用课程学习报告学生姓名：郑国安同组者姓名：柯晶晶目录引言 (4)一：VHDL的概述 (4)第一章各模块设计 (7)一设计要求及目的 (7)1.1 设计要求 (7)1.2 目的 (7)二各程序模块设计说明及仿真 (7)2.1 60进制计数器 (7)2.2 24进制计数器： (11)2.3 8进制计数器： (13)2.4 花样闹钟： (15)第二章设计过程及结论 (21)一设计过程： (21)二测试及结论： (22)三学习心得： (23)内容简要本次CPLD课程学习的主要任务是灵活地运用CPLD相关知识、基本的VHDL硬件描述语言编程得到我们想要的器件以实现我们所预期的功能，最终设计出产品——数字电子钟。
实现的基本功能是时、分、秒在数码管上的显示和分钟、小时的校准，扩展部分有以下几点：整点报时、定时闹钟、定时花样闹钟。
引言一：VHDL的概述硬件描述语言（hardware description language，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。
目前，利用硬件描述语言可以进行数字电子系统的设计。
随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。
国外硬件描述语言种类很多，有的从Pascal发展而来，也有一些从C语言发展而来。
有些HDL成为IEEE标准，但大部分是企业标准。
VHDL来源于美国军方，其他的硬件描述语言则多来源于民间公司。
可谓百家争鸣，百花齐放。
这些不同的语言传播到国内，同样也引起了不同的影响。
在我国比较有影响的有两种硬件描述语言：VHDL语言和Verilog HDL语言。
这两种语言已成为IEEE标准语言。
电子设计自动化（electronic design automation，EDA）技术的理论基础、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为，再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件，半导体器件FPGA则是这些硬件配置文件的载体。
CPLD(EDA实验报告)
CPLD与电子CAD报告班号：网选 X班序号： XXXXXXXXX学号： XXXXXXXXX姓名： XXXXXXXXX同组同学姓名： XXXXXXXXX1●三峡大学电气与新能源学院CPLD及电子CAD⏹前言 VDHL初步理解和软件常规操作⏹第一章 VHDL中的进程、信号与变量⏹第二章并行语句、顺序语句⏹第三章循环语句、双向口⏹第四章数字钟综合设计⏹第五章Protel原理图、PCB图⏹总结学习CPLD心得和体会前言 VDHL初步理解和软件常规操作一，VHDL的历史1982年，诞生于美国国防部赞助的vhsic项目1987年底，vhdl被IEEE和美国国防部确认为标准硬件描述语言，即IEEE-1076（简称87版）1993年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE标准的1076-1993（1164）版本1996年，IEEE-1076.3成为VHDL综合标准二，VHDL软件Max+plusⅡ的常规操纵方法1）新建文件后，输入项目文件名(File-Project-Name)（此时save as名称如果是程序则需要用vhd结尾保存文件）2）输入源文件(图形、VHDL、波形输入方式)(Max+plusⅡ-graphic Editor；Max+plusⅡ-Text Editor；Max+plusⅡ-Waveform Editor)3）指定CPLD型号，选择器件(Assign-Device)（应选择EP1K 30TC144-1）4）设置管脚、下载方式和逻辑综合的方式(Assign-Global Project Device Option,Assign-Global Logic Synthesis)23 5）保存并检查源文件(File-project-Save & Check)6）指定管脚(Max+plus Ⅱ-Floorplan Editor)（具体的管脚应该参考CPLD 管脚资源表格）7）保存和编译源文件(File-project-Save & Compile)8）生成波形文件(Max+plus Ⅱ-Waveform Editor)9）仿真(Max+plus Ⅱ-Simulator)10）下载配置(Max+plus Ⅱ-Programmer)第一章 VHDL 中的进程、信号与变量1.VHDL 中编程单元以及用法：1.Entity(实体)：像一个黑盒子一样，用来说明模型外部的输入输出特征2.Architecture （构造体）：用来定义模型的内容和功能，每一个构造体必须有一个实体与它相对应，所以两者一般成对出现；3.Generic(类属参量)：规定端口的大小、实体中子元件的数目等；4.Ports （端口）：是实体的一部分，主要用于信号的传输；常见的端口类型有IN （数据只能进实体），OUT （数据只能流出实体），INOUT （即可流进又可流出），BUFFER （数据流进实体同时可被反馈）；5.数据类型:BIT(位类型，只取‘0’或‘1’)；BIT_VECTOR （位矢量类型，包含一组位类型）；BOOLEAN （布尔类型，其值可为‘TEUE ’或‘FALSE ’）；INTEGER （整型）；Natural （自然数类型）；Positive （正整数类型）；REAL （浮点数类型）；6.Std_Logic 数据类型：IEEE1164中定义的一种数据类型，包含9种取值（U,X,0,1,Z,W,L,H,_）。
实验九 数字钟(综合实验)重庆科创职业学院
实验九数字钟（综合实验）一、设计要求（数字钟的功能）1、具有时、分、秒计数显示功能，以二十四小时循环计时。
2、具有清零，调节小时，分钟的功能。
3、具有整点报时同时LED灯花样显示的功能。
二、实验目的1、掌握多位计数器相连的设计方法。
2、掌握十进制，六进制，二十四进制计数器的设计方法。
3、继续巩固多位共阴极扫描显示数码管的驱动，及编码。
4、掌握扬声器的驱动。
5、LED灯的花样显示。
6、掌握CPLD技术的层次化设计方法。
三、硬件要求1、主芯片Altera EPM7128SLC84-15。
2、8个LED灯。
3、扬声器。
4、8位8段扫描共阴极数码显示管。
5、三个按键开关（清零，调小时，调分钟）。
四、实验原理在同一CPLD芯片上集成了如下电路模块：1、时钟计数：秒……60进制BCD码计数。
分……60进制BCD码计数。
时……24进制BCD码计数。
同时整个计数器有清零、调时、调分功能。
在接近整数时能提供报时信号。
2、具有驱动8位8段共阴极扫描数码管的片选驱动信号输出和8段字形译码输出。
编码和扫描可参考“实验四”。
3、扬声器在整点时有报时驱动信号产生（响声持续多长时间？）。
4、LED灯按个人口味在整点时有花样显示信号产生。
五、实验内容及步骤1、根据电路特点，可在教师指导下用层次设计概念。
将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。
让几个学生分做和调试其中之一，然后再将各模块和起来联试。
以培养学生之间的合作精神，同时加深层次化设计概念。
2、了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。
六、原理图如图9-1所示（模块化设计）图9-1 （Clock.gdf）模块说明各种进制的计数及时钟控制模块（10进制、六进制、24进制）；扫描分时显示，译码模块；彩灯，扬声器编码模块；各模块都是AHDL语言编写。
七、实验连线◎输入接口：1、代表清零、调时、调分信号RESET、SETHOUR、SETMIN的管脚分别连接按键开关。
cpld实验报告
cpld实验报告CPLD实验报告引言CPLD（Complex Programmable Logic Device）是一种集成电路，具有可编程功能。
本实验旨在通过对CPLD的实验研究，深入了解其工作原理和应用。
一、CPLD的基本原理CPLD是一种可编程逻辑器件，由可编程逻辑单元（PLU）和可编程互连单元（PCU）组成。
PLU负责实现逻辑功能，而PCU则负责实现逻辑单元之间的互连。
CPLD的工作原理是通过编程将逻辑功能和互连关系写入CPLD芯片中，从而实现特定的功能。
二、CPLD的应用领域CPLD广泛应用于数字电路设计、嵌入式系统、通信设备等领域。
在数字电路设计中，CPLD可用于实现复杂的逻辑功能，如计数器、状态机等。
在嵌入式系统中，CPLD可用于实现外设控制、数据处理等功能。
在通信设备中，CPLD可用于实现信号处理、调制解调等功能。
三、CPLD的实验设计本实验设计了一个简单的CPLD应用实验，旨在通过实际操作了解CPLD的使用方法和功能。
实验包括以下步骤：1. 准备工作：搭建实验平台，包括CPLD开发板、开发软件等。
确保硬件和软件环境正常。
2. 设计逻辑功能：根据实验要求，设计一个简单的逻辑功能，如4位二进制加法器。
使用开发软件进行逻辑设计，包括输入输出端口的定义、逻辑电路的设计等。
3. 编程下载：将逻辑设计的文件编译成二进制文件，并通过下载器将二进制文件下载到CPLD芯片中。
确保下载过程正确无误。
4. 实验验证：连接外部输入信号和输出信号，进行实验验证。
通过输入不同的二进制数，观察输出结果是否符合预期。
根据实验结果，分析逻辑电路的正确性和稳定性。
四、实验结果与分析经过实验验证，设计的4位二进制加法器功能正常，输入不同的二进制数时，输出结果正确。
通过观察实验数据，可以得出结论：CPLD能够有效实现逻辑功能，并具有较高的稳定性和可靠性。
五、CPLD的发展趋势随着科技的不断进步，CPLD的应用领域将进一步扩大。
CPLD数字钟实验报告
二、 实验目的
学会使用 Quartus Ⅱ这款 EDA 常用设计软件。 掌握在 Quartus Ⅱ中电路图的作法、仿真方法和作图技巧。 掌握 CPLD 实验箱的使用和电路的加载运行方法。 掌握动态扫描原理
三、 实验内容
（1）74LS160 的原理与功能 74LS160 为异步清零计数器，即 RD 端输入低电平，不受 CP 控制，输出端立
inst5
由于低位片可以自动清零，而高位片在 6 时则需要清零。因为清零时 6 的存 在非常短暂，故高位片的清零信号无法作为进位输出。
因此若需要进位信号则可以利用 QD 在清零前的高电平经过非门产生一个 上升沿输出。
下面是 74ls160 构成六十进制的波形图。
个位到 9 清零。
十位到 5 清零。
十位清零后产 生进位脉冲。
引出端符号：
TC
进位输出端
CEP
计数控制端
Q0－Q3
输出端
CET
计数控制
CP
时钟输入端（上升沿有效）
/MR 异步清除输入端（低电平有效）
/PE
同步并行置入控制端（低电 平有效）
功能表：
说明： H－高电平 L－低电平 X－任意
（2）下面是用 74LSl60 构成的六十进制计数器和模块功能示意图：
VCC
2qb inst7
ins t 6
（4）时、分、秒模块连接。
DigitalClock60
1clk
ins t 6
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
DigitalClock60
1clk
ins t 2
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
cpld多功能,数字钟时钟,电赛,电子大赛,电子设计,报告书
作品名称：多功能数字时钟申报者信息：作品类别：第四类电子测量装置类目录一、引言二、方案设计三、总体设计四、单元电路（或软件模块）设计五、单元电路测试六、整体测试七、结论八、附录九、参考文献一．引言本产品为多功能数字钟，其主要功能为显示时间与温度，通过开关手动切换，数字显示镶嵌在废旧木板上，突出环保与废物利用的特点，与构建节约型社会相符合。
二．方案设计1.方案选择为实现本题目要求可以采用如下几种方案：一、数字钟可选方案：（1）运用单片机进行数字钟设计，采用EMP240T100C5进行编程设计。
（2）运用单片机作为中央处理器，STC89C52RC进行编程控制。
二、温度测量电路可选方案：（1）采用集A/D转换、译码与驱动于一身的多功能芯片7106，利用它来进行A/D转换、译码驱动一个3位半的液晶显示器，用以显示当前温度值。
模拟信号经电阻R12由30、31管脚输入，由芯片内部的双斜积分电路进行A/D转换，0~199.9mV的电压可得到1~1999的数字，再经译码电路输出3位半的7段译码信号，并驱动3位半液晶显示器显示当前温度值。
1（2）利用MSP430来测量电阻，就可以通过斜率技术而不使用A／D转换电路，处理起来简单易行。
对于这种技术，可以使用MSP430系列芯片上的比较器和时钟来完成斜率的A／D转换。
本系统的具体温度测量是应用电容充放电把被测电阻值转换成时间，再利用MSP430内部的捕获比较寄存器准确捕捉时间，从而测量出热敏电阻的阻值，以间接获得温度值。
（3）利用AD590随温度变化产生不同输出电压特性进行测试温度值/℃AD590电流/μA 经10kΩ电压V/V 放大器输出V0/V0 237.2 2.732 010 283.2 2.832 0.49 20 293.2 2.932 0.98 30 303.2 3.032 1.47 40 313.2 3.132 1.96 50 323.2 3.232 2.45 60 333.2 3.332 2.94 70 343.2 3.432 3.43 80 353.2 3.532 3.92 90 363.2 3.632 4.41 100 373.2 3.732 4.902附图：各温度与电流电压参考关系表图8：温度对电压影响曲线（4）利用单片机STC89C52RC为处理器，通过DS18B20处理温度信号为电信号，从而测出温度值。
CPLD技术设计数字时钟 电子报告 精品
设计题目:数字电路1总体设计方案1.1 设计目的1. 熟悉并且了解集成电路的引脚安排。
2. 掌握每一块芯片的逻辑功能及使用方法。
4. 了解数字钟的组成及工作原理和分析方法。
5. 熟悉分·时·秒数字时钟的设计绘图与线路板的制作1.2设计指标数字时钟的时间以24小时为一个周期；或者以24进制和60进制的方法经过译码驱动部分来显示时、分、秒；用蜂鸣器来整点报时，而达到数字时钟的效果。
1.3设计要求2.1画出数字时钟电路原理图或画出仿真的电路图。
2.2电路元器件和各元件的参数选择。
2.3 用protus7.4仿真软件进行电路仿真以及调试。
2.4 protel的原理图绘画和pcb板的绘制生成。
3 制作要求自行装接和调试，焊点焊的饱满，尽量不要虚焊，遇到问题，不害怕，不紧张将其按老师的要求制作出来。
4制作设计报告写出设计与制作的全过程，附上相关资料，图纸和心得体会。
二电路设计2.1 计数器电路个位和十位计数器及时个位和时间计数电路由秒个位和秒十位计数器、分个时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器。
2.2 译码驱动电路译码驱动电路将计数器输出的BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
2.3数码管数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，我这次设计所用到的是最常见的7段ＬＥＤ数码管。
这种数码管是利用八个发光二极管，按一定顺序连接制作成的数字、字符显示元器件。
在使用时，只需在数码管的各个引脚上送入合适的高低电平，从而达到显示0~9一系列不同的数字。
LED数码管内部集结了八个条状发光二极管排列成“日”字图案，它有共阳极和共阴极之分，当8个发光二极管的负极接在一起时称之为共阴极数码管，正极接在一起时称之为共阳数码管，对于共阴极数码管，把阴极接低电平，其余8个输入端接高电平，数码管发光；对于共阳极数码管，将阳极接高电平，其余8个输入端接低电平，数码管发光。
利用CPLD设计可调时数字钟
数字电路课程设计题目： 利用CPLD 设计可调时数字钟学 院 电子信息工程学院 专 业 学 号 姓 名 教 师装 订 线基于CPLD数字时钟设计摘要本次课程设计是用数字电路知识以及MaxplusⅡ软件进行的制作，首先理解电路原理图，然后进行了焊接，本次焊接增加自己的动手能力。
然后对数字电路书又进行了复习，最后应用MaxplusⅡ软件进行了编程。
电路通过使用数字元件，来构成完成二十四小时的数字钟设计，并且将译码器和数据选择器配合使用来完成动态的显示输出。
此外，外部控制开关用来控制电路，使得该电路可以完成保持、清零、快速校对时间等一系列的功能。
本系统的难点在于EDA系统作图及最后系统优化的应用。
尤其是小数点的显示控制，用一个或门，通过1Hz来控制第三个数码管的点显示，再通过一个与非门来控制第五个数码管的点显示,第五个数码管的点在整个脉冲阶段显示，而第三个数码管的点只有在低电平时显示，以达到结果是第五个数码显示管的点常亮，而第三个数码管的点以1Hz的频率闪烁。
制作中经常遇到各种问题，如第一次用的七段译码器显示六和九时，显示的不是很好，就重新自己做的译码器，让其显示的比较完美，而且也出现了制作的程序太大问题，最后不断的修改终于成功了。
关键词：数字电路 MaxplusⅡ七段译码器目录一总体设计方案 (1)1.1设计要求 (1)1.2设计原理 (1)1.2.1 电源电路 (1)1.2.2振荡电路与分频电路 (1)1.2.3 显示电路 (2)二各模块说明 (4)2.1设计思路及步骤 (4)2.2总体框图 (4)2.3各模块说明 (5)2.3.1 BCD-7段译码显示电路 (5)2.3.2 时间计数器电路 (5)2.3.3 数据选择器电路 (9)2.3.4 译码器电路 (10)2.3.5 比较器电路 (10)2.3.6 按键消抖电路 (11)2.4数字钟电路总图 (12)三课程总结 (13)3.1遇到的问题及其解决办法 (13)3.2收获与体会 (13)参考文献 (14)一总体设计方案1.1设计要求1、以数字形式显示时、分、秒的时间；2、要求手动校时、校分、校秒；3、调节时间时对应显示位以2Hz频率闪烁；4、时与分显示之间的小数点常亮；5、分与秒显示之间的小数点以1Hz频率闪烁；6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。
CPLD课程实验报告
CPLD课程学习报告八周的CPLD及电子CAD实验结束了，回忆着过去八周的学习，收获很多。
这八周的学习，是我从一个对CPLD完全没有概念的人变得能完成数字时钟及其扩展，其中虽然遇到了很多困难，但当困难被克服，实验结果出来是的喜悦是难以言状的。
下面，分别讲述这八次课的收获和心得。
学习上，学到了知识，肯定是不小的收获，但在学习之外，我也收获了很多，首先，做实验的时候是既有分组又有合作的的，说道合作，我们了解了一个团队协作的重要性，开始的时候，由于和搭档不认识，出现过一些矛盾，但后来，我们明白了，只有协作，才能更好的完成一项工作。
所以，这是我的一个很重要的收获。
回归正题，讲讲学习的收获。
首先，实验所使用的软件是：MAX+PLUSII,共完成了数字时钟及其调时，整点报时，秒表和闹钟的应用等，分别应用了文字及图形的编程方法，将所设计的电路功能下载到EPIK30TC144-1器件，以实现我们所需要的功能。
数字时钟可实现的功能1、时、分、秒六位数码管显示（标准时间23点59分59秒）；2、具有小时、分钟校准功能；整点报时：55，56，57，58，59低音响，整点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)。
3、跑表:最大计时99秒99毫秒。
独立的跑表功能，不影响数字钟正常工作。
4、定时闹钟：可在00:01到23:59之间由用户设定任一时间，到时报警。
第一课：10进制、6进制计数器对于以上计数器，采用VHDL代码书写，（截屏如下）图一：10进制VHDL文本在书写VHDL文本时，应当注意文字的准确性和无错误，最值得注意的是：保存文本时应注意其文件扩展名一定要为VHD，且要注意前后文件明要保持一致。
文本通过调试无错误后，接着要分配管脚，启动MAX+PLUS~Floorplan Editor菜单命令，分别通过老师所给的管脚分配表分配管脚（如图二）。
值得注意的是：在我们实验时，开始界面右边没有出现管脚代号，万分着急，结果，通过老师的指导，我们知道了，我们需要在Layout~last compilation floorplan,底层图编辑器将显示由最后一次编辑产生的不可编辑的视图，是该视图被存储在适配文件中。
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VCC
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
2c lr
ENP
RCO
CLRN
2c lk
CLKLeabharlann inst1 COUNTER
1c lk
INPUT
VCC
OUTPUT
2qa
OUTPUT
2qb
OUTPUT
2qc
OUTPUT
2qd
1qc NAND2 2clr
引出端符号：
TC
进位输出端
CEP
计数控制端
Q0－Q3
输出端
CET
计数控制
CP
时钟输入端（上升沿有效）
/MR 异步清除输入端（低电平有效）
/PE
同步并行置入控制端（低电 平有效）
功能表：
说明： H－高电平 L－低电平 X－任意
（2）下面是用 74LSl60 构成的六十进制计数器和模块功能示意图：
VCC
DigitalClock24
1clk
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd
ins t 1
运用层次设计 的思想新建原 理图，将刚才生 成的功能示意 图按左图方法 连接。
从左到右的 顺序依次为秒、 分、时。
（5）动态显示数码管点亮的控制模块。
如果要实现动态扫描，则需将数码管依次点亮，本人采取 JK 触发器的翻转
1qa 1qb 1qc 1qd
2clk
2qb NAND2 2clr
2qc inst5
OUTPUT
2qa
OUTPUT
2qb
OUTPUT
2qc
OUTPUT
2qd
NOT
inst7
OUTPUT
3clk
DigitalClock60
1clk 1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
关键字：CPLD、数字钟、动态扫描、三态门
二、 实验目的
学会使用 Quartus Ⅱ这款 EDA 常用设计软件。 掌握在 Quartus Ⅱ中电路图的作法、仿真方法和作图技巧。 掌握 CPLD 实验箱的使用和电路的加载运行方法。 掌握动态扫描原理
三、 实验内容
（1）74LS160 的原理与功能 74LS160 为异步清零计数器，即 RD 端输入低电平，不受 CP 控制，输出端立
inst5
由于低位片可以自动清零，而高位片在 6 时则需要清零。因为清零时 6 的存 在非常短暂，故高位片的清零信号无法作为进位输出。
因此若需要进位信号则可以利用 QD 在清零前的高电平经过非门产生一个 上升沿输出。
下面是 74ls160 构成六十进制的波形图。
个位到 9 清零。
十位到 5 清零。
十位清零后产 生进位脉冲。
2qb inst7
ins t 6
（4）时、分、秒模块连接。
DigitalClock60
1clk
ins t 6
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
DigitalClock60
1clk
ins t 2
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
（3）用 74LSl60 构成的二十四进制计数器波形图如下：
从上面的图可以看出在计 24 个数之后，高低位同时清零。 因此这就需要低位片的清零端，也就是说在高位片清零的同时要给低位片清零， 而 60 进制的计数器高位清零时低位片无须清零。
所以低位片的 QC（4）和高位片的 QB（2）即可作为清零信号完成设计。
大的帮助。
XXXXXXXXXXXXXXXXXXX CPLD 实验报告
实验名称： 数字钟
姓名：
XXXXXX
班级：电子与电气 081
学号： 830702007
指导老师： XXXXXX
一、 实验摘要
数字钟用到了很多我们数字电路里所学的数电知识，例如各种逻辑门、译码 器、编码器、数据选择器、计数器、触发器等~。因此，做数字钟有着非常现实 的意义。本实验以 74LS160 作为计数芯片并以与非门芯片反馈辅助构成六十进制 和二十四进制。由于本实验采用的是动态扫描的方式循环点亮四个共阳数码管， 所以需要使用共阳显示译码器 74LS48，三态门芯片、四进制计数器以及二～四 译码器。
即全部为“0”，功能表第一行。74LS160 具有同步预置功能，在 RD 端无效时，LD 端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入 DCBA， 即所谓“同步”预置功能。 RD 和 LD 都无效，ET 或 EP 任意一个为低电平，计数 器处于保持功能，即输出状态不变。只有四个控制输入都为高电平，计数器实现 模 10 加法计数，Q3 Q2 Q1 Q0=1001 时，RCO=1
BIN
OE
LTN
OF
OG
inst8 BCD TO 7SEG
使用的集成译码器，它的功能是将四位二进制代码转换成显 示器所需要的七个字段信号。 功能表如下：
（7）将各模块组合
将完整的设计电路的输入、输出引脚接到 CPLD 实验箱对应引脚上，然后下载到 实验箱里并观察程序的运行状况。
四、 实验小结
通过本次实验对软件 EDA 软件有了进一步的了解，掌握在 Quartus Ⅱ中电路图的 作法、仿真方法和作图技巧。
刚开始在实现 60 进制计数器时，计数器清零时需要进位。因为数据瞬间被清零， 时间非常短暂，进位无法实现。编译完成后，画出的进位波形十分短暂，后来在老师 的指导下换了种进位方法，顺利的解决了问题。最后电路调试成功，但下载到器件时
又出现了问题，经过反复检查终于弄清了原来是器件的型号选择错误。 这次试验收获了很多，养成严谨以及对事物的细心观察的习惯，对问题的解决可以有很
74244
1GN 1A1 1Y1 1A2 1Y2 1A3 1Y3 1A4 1Y4
2GN 2A1 2Y1 2A2 2Y2
74248
A
RBON
B
OA
C
OB
D
OC
RBIN
OD
2A3 2Y3 2A4 2Y4
inst9 OCTAL BUF.
左图为译码器集成块，左侧输入右侧输出。 七段显示译码器 74ls248 是一种与共阴极数码管显示器配合
（6）数码管依次点亮、数据依次送出
使用扫描电路的 4 个输出即可将数码管依次点亮，但点亮数码管后要将对应
数据送出，可以是数据量（4 线）也可以是数码管的段码（7 线），考虑电路的复
杂性，我们将数据量输出，再用译码器译码并将输出接数码管。 右图为三态门集成块，左侧输入右侧输出。 它可以控制两组数据，使能端分别为 1GN、2GN。 当 1GN 为低电平时： 1A1,1A2,1A3,1A4 分别将数据转给 1Y1,1Y2,1Y3,1Y4。 当 2GN 为低电平时： 2A1,2A2,2A3,2A4 分别将数据转给 2Y1,2Y2,2Y3,2Y4。
1clk VCC
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
ENP
RCO
CLRN
CLK
inst COUNTER
INPUT VCC
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
2clr
ENP
RCO
CLRN
2clk
CLK
inst1 COUNTER
OUTPUT OUTPUT OUTPUT OUTPUT
NOT inst4
下面是用 74LSl60 构成的二十四进制计数器和模块功能示意图：
VCC 2clr
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
ENP
RCO
CLRN
CLK inst COUNTER
OUTPUT
1qa
OUTPUT
1qb
OUTPUT
1qc
OUTPUT
1qd
NOT
2clk
inst4
DigitalClock24
来产生 4 进制计数即 00、01、10、11，然后使用 2-4 译码器 139 将这四种状态
依次输出为 1000、0100、0010、0001。
注：此处 139 输出加反向器是因为 139 输出为低电平有效，但是控制数码管的控 制需要高电平，因此需要用反向器。 扫描波形如下：
＊“jishu”是 JK 触发器的输出，“yima”是 74ls139 对计数器输出的译码输出。