数字逻辑(第5章)
VHDL硬件描述语言与数字逻辑电路设计 (5)[88页]
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第5章 VHDL构造体的描述方式
5.1 构造体的行为描述方式 5.2 构造体的寄存器传输(RTL)描述方式 5.3 构造体的结构描述方式 习题与思考题
第5章 VHDL构造体的描述方式
5.1 构造体的行为描述方式
什么样的描述属于行为描述方式，这一点目前还没有确 切的定义，所以在不同的书刊中，对相同或相似的某些用 VHDL描述的逻辑电路的程序有不同的说明。有的说明为行 为描述方式，有的说明为寄存器传输描述方式。但是，有一 点是明确的，行为描述方式是对系统数学模型的描述，其抽 象程度比寄存器传输描述方式和结构描述方式更高。
第5章 VHDL构造体的描述方式
5.1.2 延时语句 在VHDL中存在两种延时类型：惯性延时和传输延时。
这两种延时常用于VHDL的行为描述方式。 1．惯性延时 在VHDL中，惯性延时是缺省的，即在语句中如果不作
特别说明，产生的延时一定是惯性延时，这是因为大多数器 件在行为仿真时都会呈现这种惯性延时。
第5章 VHDL构造体的描述方式
第5章 VHDL构造体的描述方式
在例5-2中用了两个语句：第一个语句是选择语句，第 二个语句是代入语句。这两个语句是条件代入类型语句。也 就是说，只有WHEN后面所指定的条件得到满足时，指定的 代入值才被代入信号量sel或输出量q。
当第一个语句执行时，将使用选择信号。根据选择信号 sel的当前值，后跟的5种状态下的值i0～i3、'X' 中的一个值 将通过输出端口q输出。在正常情况下，q端将选择i0～i3之 一输出，在非正常情况下将输出 'X' 值。
第5章 VHDL构造体的描述方式
几乎所有器件都存在惯性延时，因此，硬件电路的设计 人员为了逼真地仿真硬件电路的实际工作情况，在代入语句 中总要加上惯性延时时间的说明。例如：
第5章数字逻辑电路.ppt
（2）逻辑关系式表示：F=A·B·C
（3）真值表表示：如图表5-1所示
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5.4 基本逻辑门电路
2.“或”逻辑关系 当决定事件的各个条件中只要有一个或一个以上具备时事件就
会发生 图5-10所示，F和A、B、C之间就存在“或”逻辑关系 “或”逻辑也有如上三种表示方法： （1）图5-11所示为“或”逻辑图形符号 （2）逻辑表达式：F=A+B+C （3）真值表：见表5-2
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5.2 数制
5.2.2 二进制数
二进制数只有0和1两个符号。只要能区分两种状态的元件即 可实现。
计数的基数为2，各位数的权是2的幂，计数规律是“逢二进 一”
N位二进制整数的表达示为：
例5.1 一个二进制数10101000， 试求对应的十进制数
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5.2 数制
图5-23是利用三态与非门组成的双向传输通路，改变控制端C 的电平，就可控制信号的传输方向。
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5.4 基本逻辑门电路
3. CMOS门电路 CMOS门电路是由PMOS管和NMOS管构成的一种互补对称场效
应管集成门电路。 下面是几种常用的CMOS门电路的结构和工作原理的简要说明 （1）CMOS与非门：如图5-24所示 当A、B全为1时，T1和T2同时导通，T3和T4同时截止，F=0 当输入端由一个或全为0时，串联的T1和T2必有一个或两个全部截
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5.4 基本逻辑门电路
（5）TTL三态输出与非门电路。简称三态门，图5-20是其逻辑 图形符号。A、B是输入端，C是控制端，F为输出端。输出端除 了可以实现高低电平外，还可以出现高阻状态。
数字逻辑技术试卷及解析
3.试用 74LS161 集成芯片构成十二进制计数器。要求采用反馈预置法实现。
解：利用反馈预置法图如下： &
1
P QAQBQCQDCO
T 74161 LD
CP
CPDADBDCDDCr 1
输出 方程和 次态 方程，若所分析的电路属于 异 步时序逻辑电路，则还要写出各 位触发器的 时钟脉冲 方程。
10.在分频、控制和测量等电路中，计数器应用得非常广泛。构成一个六进制计数器最 少要采用 三 位触发器，这时构成的电路有 6 个有效状态， 2 个无效状态。
11.寄存器可分为 数码 寄存器和 移位 寄存器，集成 74LS194 属于 双向 移位 寄存器。移位寄存器除了具有 存储代码 功能外，还具有 移位 功能。
3.时序逻辑电路中，若输出仅与存储电路的输出状态 Q 有关，则一定是 莫尔 型时 序逻辑电路；如果时序逻辑电路中不仅有存储记忆电路，而且还有逻辑门电路时，构成的电 路类型通常称为 米莱 型时序逻辑电路。
4.计数器的基本功能是 计数 和 分频 。计数器电路中的 无效码 在开机时出现， 不用人工或其它设备的干预，能够很快自行进入 有效循环体 ，使 无效 码不再出现的能 力称为 自启动 能力。
（2）各触发器的驱动方程：J1=D K1= D J2=Q1n K2= Q1n J3=Q1n K3= Q2n 把驱动方程代入各 JK 触发器的特征方程，可得到它们的次态方程如下：
Q n+1 1
=
Dn
Q n1 2
Q1n
Q n1 3
Q2n
（3）根据上述方程，写出相应的逻辑功能真值表：
数字逻辑第5章习题参考解答
5.31BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。
”写出真值表并找出BUT门输出的最小“积之和”表达式。
画出用“与非-与非”电路实现该表达式的逻辑图，假设只有未取反的输入可用。
你可以从74x00、04、10、20、30组件中选用门电路。
解：真值表如下利用卡诺图进行化简，可以得到最小积之和表达式为Y1=A1·B1·A2’+A1·B1·B2’Y2=A1’·A2·B2+B1’·A2·B2Y2采用74x04得到各反相器采用74x10得到3输入与非采用74x00得到2输入与非5.32做出练习题5.31定义的BUT门的门级设计，要求以cmos实现时使用的晶体管数目最少，可以从74x00、04、10、20、30组件中选用门电路.写出输出表达式（不一定是二级“积之和”）并画出逻辑图。
解：cmos晶体管用量：反相器2个2输入与非门4个3输入与非门6个为了尽量减少晶体管用量，可以采用下列表达式，以便实现器件的重复使用：F1=(A1·B1)·(A2’+B2’)=(A1·B1)·(A2·B2)’=[(A1·B1)’+(A2·B2)’’]’F2=[(A2·B2)’+(A1·B1)’’]’电路图：晶体管用量：20只（原设计中晶体管用量为40只）5.34已知函数,,,(3,7,11,12,13,14)W X Y Z F =∑，说明如何利用练习题5.31定义的单个BUT 门和单个二输入或门实现F.解：BUT 门输出采用最小项和的形式表达为()∑=2,2,1,114,13,121B A B A Y ，()∑=2,2,1,111,7,32B A B A Y将两个输出相或就可以得到要求实现的函数。
5.19指出用一块或多块74x138或74x139二进制译码器以及与非门，如何构建下面每个单输出或多输出的逻辑功能（提示：每个实现等效于一个最小项之和）。
第5章 数字逻辑基础(4)
F1
1D
Fn-1
C1 Q
1. 环形计数器 1) 电路组成 (以四位环形计数器为例)
f
F0 1D CP 1D F1 1D F2 1D F3
C1 Q
C1
Q
C1
Q
C1 Q
特点: 将串行输出端 和串行输入端 相连.
2)环形计数器状态图
1000 0001 0100 0010 1110 1101 0111 1011 1100 1001 0110 0011 0101 0000 1010 1111
Q2 Q3 Q0Q1 00
00 01 01 11 10
1
1
f=Q0Q1Q2
&
11
10
F0
F1 Q 1D Q Q 1D
F2 Q Q 1D
F3 Q
(3) 画逻辑图
CP
f
1D
C1 Q
C1
C1
C1 Q
4) 用MSI构成的能自启动环形计数器 •如输出均为0,则通 74194 SRG4 过 DSR移入1,进入 SB 0 0 1 SA 1 } M 3 有效 循环;否则经 过移位, 总会将1移 CP C4 1→/2← 到Q3处,电路进入 1 R 置数状态,置入1000, ≥1 DSR 进入有效循环状态 1,4D
1100
1110
0010
1001
0100
1010
0001
0011
0111
1111
0101
1011
0110
1101
3) 用中规模集成移位计数器构成扭环形计数器 74194
1 B S 0 A
S
SRG4
0 1
Q0Q1Q2Q3
大学_数字逻辑第四版(欧阳星明著)课后习题答案下载
数字逻辑第四版（欧阳星明著）课后习题答案下载数字逻辑第四版（欧阳星明著）课后答案下载第1章基础概念11.1概述11.2基础知识21.2.1脉冲信号21.2.2半导体的导电特性41.2.3二极管开关特性81.2.4三极管开关特性101.2.5三极管3种连接方法131.3逻辑门电路141.3.1DTL门电路151.3.2TTL门电路161.3.3CML门电路181.4逻辑代数与基本逻辑运算201.4.1析取联结词与正“或”门电路201.4.2合取联结词与正“与”门电路211.4.3否定联结词与“非”门电路221.4.4复合逻辑门电路221.4.5双条件联结词与“同或”电路241.4.6不可兼或联结词与“异或”电路241.5触发器基本概念与分类251.5.1触发器与时钟271.5.2基本RS触发器271.5.3可控RS触发器291.5.4主从式JK触发器311.5.5D型触发器341.5.6T型触发器37习题38第2章数字编码与逻辑代数392.1数字系统中的编码表示392.1.1原码、补码、反码412.1.2原码、反码、补码的运算举例472.1.3基于计算性质的几种常用二-十进制编码48 2.1.4基于传输性质的几种可靠性编码512.2逻辑代数基础与逻辑函数化简572.2.1逻辑代数的基本定理和规则572.2.2逻辑函数及逻辑函数的表示方式592.2.3逻辑函数的标准形式622.2.4利用基本定理简化逻辑函数662.2.5利用卡诺图简化逻辑函数68习题74第3章数字系统基本概念763.1数字系统模型概述763.1.1组合逻辑模型773.1.2时序逻辑模型773.2组合逻辑模型结构的数字系统分析与设计81 3.2.1组合逻辑功能部件分析813.2.2组合逻辑功能部件设计853.3时序逻辑模型下的数字系统分析与设计923.3.1同步与异步933.3.2同步数字系统功能部件分析943.3.3同步数字系统功能部件设计993.3.4异步数字系统分析与设计1143.4基于中规模集成电路(MSI)的数字系统设计1263.4.1中规模集成电路设计方法1263.4.2中规模集成电路设计举例127习题138第4章可编程逻辑器件1424.1可编程逻辑器件(PLD)演变1424.1.1可编程逻辑器件(PLD)1444.1.2可编程只读存储器(PROM)1464.1.3现场可编程逻辑阵列(FPLA)1484.1.4可编程阵列逻辑(PAL)1494.1.5通用阵列逻辑(GAL)1524.2可编程器件设计1604.2.1可编程器件开发工具演变1604.2.2可编程器件设计过程与举例1604.3两种常用的HDPLD可编程逻辑器件164 4.3.1按集成度分类的可编程逻辑器件164 4.3.2CPLD可编程器件1654.3.3FPGA可编程器件169习题173第5章VHDL基础1755.1VHDL简介1755.2VHDL程序结构1765.2.1实体1765.2.2结构体1805.2.3程序包1835.2.4库1845.2.5配置1865.2.6VHDL子程序1875.3VHDL中结构体的描述方式190 5.3.1结构体的行为描述方式190 5.3.2结构体的数据流描述方式192 5.3.3结构体的结构描述方式192 5.4VHDL要素1955.4.1VHDL文字规则1955.4.2VHDL中的数据对象1965.4.3VHDL中的数据类型1975.4.4VHDL的运算操作符2015.4.5VHDL的预定义属性2035.5VHDL的顺序描述语句2055.5.1wait等待语句2055.5.2赋值语句2065.5.3转向控制语句2075.5.4空语句2125.6VHDL的并行描述语句2125.6.1并行信号赋值语句2125.6.2块语句2175.6.3进程语句2175.6.4生成语句2195.6.5元件例化语句2215.6.6时间延迟语句222习题223第6章数字系统功能模块设计2556.1数字系统功能模块2256.1.1功能模块概念2256.1.2功能模块外特性及设计过程2266.2基于组合逻辑模型下的VHDL设计226 6.2.1基本逻辑门电路设计2266.2.2比较器设计2296.2.3代码转换器设计2316.2.4多路选择器与多路分配器设计2326.2.5运算类功能部件设计2336.2.6译码器设计2376.2.7总线隔离器设计2386.3基于时序逻辑模型下的VHDL设计2406.3.1寄存器设计2406.3.2计数器设计2426.3.3并/串转换器设计2456.3.4串/并转换器设计2466.3.5七段数字显示器(LED)原理分析与设计247 6.4复杂数字系统设计举例2506.4.1高速传输通道设计2506.4.2多处理机共享数据保护锁设计257习题265第7章系统集成2667.1系统集成基础知识2667.1.1系统集成概念2667.1.2系统层次结构模式2687.1.3系统集成步骤2697.2系统集成规范2717.2.1基于总线方式的互连结构2717.2.2路由协议2767.2.3系统安全规范与防御2817.2.4时间同步2837.3数字系统的非功能设计2867.3.1数字系统中信号传输竞争与险象2867.3.2故障注入2887.3.3数字系统测试2907.3.4低能耗系统与多时钟技术292习题295数字逻辑第四版（欧阳星明著）：内容提要点击此处下载数字逻辑第四版（欧阳星明著）课后答案数字逻辑第四版（欧阳星明著）：目录本书从理论基础和实践出发，对数字系统的基础结构和现代设计方法与设计手段进行了深入浅出的论述，并选取作者在实际工程应用中的一些相关实例，来举例解释数字系统的设计方案。
(2021年整理)数字逻辑第五章
（完整）数字逻辑第五章编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（（完整）数字逻辑第五章）的内容能够给您的工作和学习带来便利。
同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。
本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快业绩进步，以下为（完整）数字逻辑第五章的全部内容。
第五章触发器------—----——-—--—-——-—-——------———--—-———--———————-——-—-—-———-—————-——-—---1 ：具有：置0、置1、保持和翻转功能的触发器是（ ).A：JK触发器B:SR触发器C：D触发器D：T触发器您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=0， K=0时，Q状态为保持；J=0， K=1时，Q状态为置0；J=1， K=0时，Q状态为置1;J=1, K=1时,Q状态为翻转--—--———----—----—---—---—---—-——--—-——--——--—--------——--—--———-—--—-------2 ：对于JK触发器，输入J＝0，K＝1，CLK脉冲作用后,触发器的次态应为（）。
A：0B:1C：Q'D:不确定您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=1， K=1时，Q状态为翻转，即Q= Q’-————---———---————--————--—-——-————--—---—-——-—-—---——--—--------——--—--—-—-3 ：有一个或非门构成的SR锁存器，欲使该锁存器保持原态即Q*=Q,则输入信号应为（）。
A：S＝R＝0B：S＝R＝1C：S＝1，R＝0D：S＝0，R＝1您选择的答案：正确答案： A知识点：或非门构成的SR锁存器的特性为：R=1, S=0 Q＊=0, Q*'=1,即锁存器被置0（0状态）；R=0, S=1 Q＊=1， Q＊'=0，即锁存器被置 1（1状态）;R=S=0， Q*=Q，即锁存器保持原态；R= S=1 Q*=Q＊'=0，此为不允许输入。
数字逻辑(欧阳星明)第五章
4．描述电路的逻辑功能。 由状态图可知，该电路是一个2 位二进制数可逆计数器。 当输入x=0 时，可逆计数器进行加1计数，其计数序列为 00 01 10 11
当输入x=1时，可逆计数器进行减1计数，其计数序列为 00 01 10 11 在时序逻辑电路分析中，除了状态图和状态表之外，通常 还用到时间图。时间图能较形象、生动地体现时序电路的工作 过程，并可和实验观察的波形相比较，是描述时序电路工作特 性的一种常用方式。
7
第五章 同步时序逻辑电路
（2）现态与次态 同步时序电路中的现态与次态是针对某个时钟脉冲而言的。 现态----指时钟脉冲作用之前电路所处的状态。 次态----指时钟脉冲作用之后电路到达的状态。 注意：前一个脉冲的次态即后一个脉冲的现态！如 1 2 cp 次态=现态 次态=现态 （3）对时钟的要求 脉冲的宽度：必须保证触发器可靠翻转； 脉冲的频率：必须保证前一个脉冲引起的电路响应完全结 束后，后一个脉冲才能到来。 2. 异步时序逻辑电路 异步时序逻辑电路的存储电路可由触发器或延时元件组成， 电路中没有统一的时钟信号同步，电路输入信号的变化将直接导 致电路状态的变化。 8 3
19
第五章 同步时序逻辑电路
5.2.2分析举例 例1 用表格法分析下图所示同步时序逻辑电路。 解：该电路由两个J-K触 发器和一个异或门组成，电 路的输入为x，电路的状态 (即触发器状态)用y2 、y1 表示。 电路的输出即状态变量，因 此 ， 该 电 路 属 于 Moore 型 电 路的特例。
1.写出输出函数和激励函数表达式 该电路的输出即为状态，各触发器的激励函数表达式为 J1=K1=1 ；J2=K2=x⊕y1
24
第五章 同步时序逻辑电路
根据状态响应序列，可 作出时间图如下图所示。由 于前一个时钟脉冲的次态即 为后一个时钟脉冲的现态， 所以，时间图中可以将现态 和次态共用一个波形表示。
第5章 数字逻辑基础(2)
① 4位D触发器寄存器(74175)
d1 1D C1
R
Q Q Q Q Q Q Q Q
Q1
Q1
Q2
d2
1D C1
R
Q2 Q3 Q3 Q4
Q4
输入 RD CP 0 × 1 ↑ 1 ↑ 1 0
D0 D1 D2
A1 A0 D3
SA SB
Qi Qi-1 Qi+1
Di
用两片74194接成八位双向移位寄存器
SRG4
SB SA CP
RD
0 1
SRG4
0 1
}M
C4
0 3
}M
C4
0 3
1→/2←
1→/2←
R
R
DSR D0 D1
D2 D3 DSL
1,4D 3,4D 3,4D 3,4D 3,4D 2,4D
并行 输出
Ci FA Si
n
n位移存器 (2)
串行 输出2，5-3
R 1D
RD
Vi 串行 输入
SD
&
C1 S
SD
&
C1 S
SD
&
C1 S
SD
&
C1 S
CP 移位 脉冲
接收
D0 D1 D2 D3
工作原理： 1) 串行输入 1
V0 串行 输出
Q R 1D Q R 1D Q R 1D Q R 1D
RD
C1 S
C1 S
C1 S
C1 S
Vi 串行 输入
1
&
数字逻辑5-1-1基本RS触发器
数字逻辑
第5章 同步时序逻辑电路
1、用与非门构成的基本RS触发器
Q Q Q & & S Q R
S (a) 逻辑图
R (b)
S
R 逻辑符号
信号输入端R、S，低电平有效。仅当输入低电平 或负脉冲时，触发器的状态才会发生变化（翻转）。
数字逻辑 第5章 同步时序逻辑电路
（1）工作原理
①R=0、S=1时：由于R=0，不 论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。
机械开关触点开关接通或断开的瞬间，由于金属的 弹性，会出现“抖动”现象，引起节点U0电压产生 脉冲信号，如下图所示。
数字逻辑
第5章 同步时序逻辑电路
用基本RS触发器可以消除这种“抖动” 如现象，如下
数字逻辑
第5章 同步时序逻辑电路
2、用或非门构成的基本RS触发器
信号输入端R、S，高电平有效。仅当输入高电平或正脉冲时， 触发器的状态才会发生变化（翻转）。
数字逻辑 第5章 同步时序逻辑电路
（2）逻辑功能描述
1） 功能表
发号现 器之态 原前： 来的触 的状发 稳态器 定，接 状也收 态就输 。是入 触信
R
次态：触发器接收输入信号 之后所处的新的稳定状态。
S
Qn
0 1 0 1 0 1 0 1
Q n 1
不用 不用 0 0 1 1 0 1
功能 不允许
0 0 0 0 1 1 1 1
2） 状态表 反映触发器在输入信号作用下,现态Qn与次态 Qn+1之间的转换关系
数字逻辑
第5章 同步时序逻辑电路
3）状态图
描述触发器的状态转换关系及转换条件的图 形称为状态图
数字逻辑
《数字逻辑》第5章作业与习题
二、习题
1）填空题
1．在数字系统中，用二进制代码表示特定对象的过程称为
；n
位二进制编码器有 个输入，有 个输出。
2．将十进制数的十个数字编成二进制代码的过程叫做
。
个。
8．输出高电平有效的 4 线-16 线译码器的输入 A3~A0=1010 时，输出 Y15～
Y0=
。
9．全加器与半加器的区别是
。
10．当输入信号改变状态时，输出端可能出现虚假过渡干扰脉冲的现象叫做
。
2）单选题
1．在二进制译码器中，若输入有 4 位代码，则输出最多有（ ）信号。
①2个
②4个
③8个
④ 16 个
5．能实现从多个输入端中选出一路作为输出的电路称为（ ）。
① 触发器
②计数器
③ 数据选择器 ④ 译码器
6．把代码所表示的特定含义翻译出来的过程称为（ ）。
① 译码
② 编码
③ 数据选择 ④ 奇偶校验
7．用输出高电平有效的译码器实现组合逻辑电路时，还需或门
8．用输出低电平有效的译码器实现组合逻辑电路时，还需要（ ）。
① 与非门 ② 或非门 ③ 与门
④ 或门
9．半导体数码管的每个显示线段都是由（ ）构成的。
① 灯丝 ② 发光二极管 ③ 发光三极管 ④ 熔丝
3）问答与设计题
1. 组合逻辑电路在功能和电路组成上各有什么特点？
4
2. 二进制编码器和优先编码器各有何特点？优先编码器适于什么场合？试 举例说明。
3. 什么是数据选择器？数据选择器有什么功能和用途？ 4. 什么是译码器？二进制译码器有哪些特点和用途？ 5. 什么是奇偶校验器？奇偶校验器有什么功能和用途？ 6. 常用的组合逻辑集成部件包括哪些类型？ 7. 分析教材 P134 图 4.64 所示电路的逻辑功能，写出 Y1、Y2 的函数表达 式，列出真值表，并指出电路完成什么功能。 8. 用 Verilog HDL 设计 1 位全减器电路，设 X、Y、BI 分别为被减数、减 数、来自低位的借位，DO、BO 分别为差、向高位的借位。 9. 采用 function 块语句设计高电平有效的 8 线-3 线编码器，然后用函数调 用的方法实现此编码器电路。假设输入信号为 din[7:0]，输出信号为 dout[2:0]。 10. 用 Verilog HDL 设计输出为低电平有效的 2 线-4 线译码器电路，使能信 号为低电平有效。 11. 分别用 assign 语句和 always 块中的赋值语句设计一个 4 位二进制数的加 /减运算电路。当控制信号 M=0 时进行加法运算，而 M=1 时进行减法运算。注 意加法运算时要考虑来自低位的进位输入和向高位的进位输出，减法运算时要考 虑来自低位的借位和向高位的借位。采用这两种语句赋值时，对变量的类型各有 什么要求？ 12. 用 Verilog HDL 设计将余 3BCD 码转换成 8421BCD 码的码转换电路。 13. 分析下面 Verilog HDL 源程序，说明程序描述电路的功能。
第五章 时序逻辑电路
D0
D1 D2 D3
(b) 逻辑功能示意图
5.1.2 寄存器
表5.2.3 CT74LS194的功能表
由该表可知它的主要功能如下。 （1）清零功能。 （2）保持功能。
5.1.2 寄存器
（3）并行置数功能。 （4）右移串行输入功能。 （5）左移串行输入功能。 三、寄存器的应用 1.实现数据的串/并行转换
5.1.1 数字电路概述
一、时序逻辑电路的分析 时序逻辑电路的分析是根据已知的逻辑电路图， 找出电路状态和输出信号在输入信号和时钟脉冲信 号作用下的变化规律，确定电路的逻辑功能。 1.时序逻辑电路的基本分析步骤 （1）列写电路方程 ①输出方程。 ②驱动方程。 ③状态方程。
5.1.1 数字电路概述
5.1.2 寄存器
一、数码寄存器 CT74LS175是用维持阻塞D触发器组成的4位寄存 器，它的逻辑图如图5.2.1所示。
Q0 Q0 FF0 CP CR 1D C1 D0 RD Q1 Q1 FF1 1D C1 D1 RD Q2 Q2 FF2 1D C1 D2 RD Q3 Q3 FF3 1D C1 D3 RD
CP 移位时钟脉冲
图5.2.2 由边沿D触发器组成的4位单向移位寄存器 （a）右移位寄存器；（b）左移位寄存器
例如，设串行输入数据为DI＝1011，首先将移 位寄存器的初始状态置为0，即Q3 Q2Q1Q0＝0000。 经过4个移位脉冲后，寄存器状态应为Q3 Q2Q1Q0 ＝1011，所以，串行输入数码的顺序依次是从高位 到低位，即在4个移位脉冲CP的作用下依次送入1、 0、1、1。
Q0 FF0 1D Di D0 C1 右移 输入 CP 移位时钟脉冲 Q0 D1 Q0 FF1 1D C1 Q1 Q1 D2 Q1 FF2 1D C1 Q2 D3 Q2 Q2 FF3 1D C1 Q3 Q3 右移 输出 Q3
第5章 毛法荛 数字逻辑 课件
（1）状态A和B，A和 C,状态B和C，状态C和D 应分配相邻的二进制代 码
判别规则（ 判别规则（P131) 状态分配的原则： 1 如果状态表中某些状态在同一输入条件下次态相同，或者在不同输入条件 下次态组合相同，那么，应尽可能给这些状态分配相邻的代码。 2 状态表中同一现态在不同输入 条件下的次态应尽可能分配相邻的代码
稳定状态:在输入状态不变的情 不稳定状态:在输入状态不变的 况下,如果激励状态和二次状态 情况下,如果激励状态和二次状 相同,则称为稳定状态.此时,反 态不同,则称为不稳定状态.它 馈到输入的状态变量不改变输 是一种暂态. 入状态的组合.稳定状态能长期 保持下去. 状 态 表 .
稳定 状态
二次 状态 y ０ 1 激 RS=00 励 RS=00 1 0 0 状 RS=00 态Ｙ RS=00
组合逻 辑电路
Q1
存 储 电 路
Z1 Zm Y1
1、内部输 、 入 2、触发器 、 状态
Yr 时钟
Qk
Yr
二次状 态
1、内部输出 、
激励状 态
2、触发器输入 、
Z y2 y1
D2
C
D1
C
＆
CP
>1
x
Z
& Q2 Q1
Q2
C2
D2
C1
D1
&
x
5.2 脉冲异步时序逻辑电路分析和设 Z 计
& Q2 Q1
&
y
y
R
S
&
&
数字逻辑课后习题(填空题)
第1章数字电路基础知识1 电子电路主要分为两类：一类是模拟电路，另一类是数字电路。
2 模拟电路处理的是模拟信号，而数字电路处理的是数字信号。
3 晶体管（即半导体三极管）的工作状态有三种：截止、放大和饱和。
在模拟电路中，晶体管主要工作在放大状态。
4 在数字电路中，晶体管工作在截止与饱和状态，也称为“开关”状态。
5 模拟信号是一种大小随时间连续变化的电压或电流，数字信号是一种突变的电压和电流。
6 模拟信号的电压或电流的大小是随时间连续缓慢变化的，而数字信号的特点是“保持”（一段时间内维持低电压或高电压）和“突变”（低电压与高电压的转换瞬间完成）。
7 在数字电路中常将0~1v范围的电压称为低电平，用“0”来表示；将3~5v范围的电压称为高电平，用“1”来表示。
第2章 门电路1 基本门电路有与门、或门、非门三种。
2 与门电路的特点是：只有输入端都为 高电平 时，输出端才会输出高电平；只要有一个输入端为“0”，输出端就会输出 低电平 。
与门的逻辑表达式是 Y A B =∙ 。
3 或门电路的特点是：只要有一个输入端为 高电平 ，输出端就会输出高电平。
只有输入端都为 低电平 时，输出端才会输出低电平。
或门的逻辑表达式是Y A B =+ 。
4 非门电路的特点是：输入与输出状态总是 相反 。
非门的逻辑表达式是 Y A -= 。
5 与非门的特点是：只有输入全为“1”，输出为 0 ，只要有一个输入端为“0”，输出端就会输出 1 。
与非门的逻辑表达式是 。
6 或非门的特点是：只有输入全为“0”时，才输出 1 ，只要输入有“1”，输出就为 0 。
或非门的逻辑表达式是 。
7 与或非的特点是：A 、B 或C 、D 两组中有一组全为“1”，输出就为 0 ，否则输出就为 1 。
与或非门的逻辑表达式是 。
8 异或门的特点是：当两个输入端一个为“0”，另一个为“1”，输出为 1 ，当两个输入端均为“1”或“0”时，输出为 0 。
异或门的逻辑表达式是 。
第5章 数字逻辑基础(1)
Q1Q0
X/Z 1/0 10 1/0 01
功能: 1111序列检测器
1/0
5.2.2 异步时序逻辑电路的分析方法 异步时序逻辑电路分类: 1) 脉冲型: 用脉冲的有无表示信号; 2) 电位型: 用电位的高低表示信号; 0 1 0 1 1 0 0 1 0
x 0 0 0 0 1 1 1 1
y1 0 0 1 1 0 0 1 1
状态表 y2 Y1 0 0 1 0 0 1 1 1 0 0 1 1 0 1 1 0
Y2 0 1 0 1 1 1 0 0
z 0 0 0 0 0 0 0 1
状态表 y1 y2 Y1 0 0 0 0 1 1 1 0 1 1 1 0 Y1=y1 y2 Y2=y1
2) 写触发器F0和F2的状态方程(由于触发器F0和F2是 在X 脉冲作用下同步工作的,列方程时将X隐含)
n n n Q2 =J2Q2+K2Q2n=Q1Q0nQ2 n+1 n n n n n Q0 =J0Q0+K0Q0=(Q2+Q1)Q0 n+1
&
1 X
1J Q C1 F0 Q 1K
1 1J Q C1 F1 Q 1 1K
A B Qn Qn+1 Z 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1
11/0 00/0 01/1 10/1
0
00/1
1
01/0 10/0 11/1
Z
=1
(5) 说明逻辑功能.
A B 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Qn Qn+1 Z 0 0 0 1 0 1 0 0 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 1
数字逻辑电路
路 换，有：
Y AB AC BC
AB AC BC AB AC BC
只要用一种与非门集 成芯片就可以实现其 逻辑电路
5.2 组合逻辑电路的分析
数字电路按其完成逻辑功能的不同特点，可划分为组
合逻辑电路和时序逻辑电路两大类。
第 五
章 一、组合逻辑电路
数 字
由门电路组成的逻辑电路叫组合逻辑电路。
数
字
(3) Y A BC A B C ABC ABC
逻
辑
解:（1） Y AB( A B C A B C) AB
电
路
（2）Y ABC C AB ABC ABC
A(BC BC) C( AB AB)
AC
（3）
Y
ABC ABC
逻
辑 组合逻辑电路特点：
电
路
－－电路无记忆功能
即：组合电路在任一时刻的输出状态仅由该时刻的输入信号 决定，而与电路原来的状态无关
5.2.1 组合逻辑电路的分析
所谓组合逻辑电路的分析，就是根据给定的逻辑电
路图，求出电路的逻辑功能。
第 五
☆ 分析的主要步骤如下：
章 数
(1)由逻辑图写表达式；根据给定的逻辑电路，从输
※ 集成4位并行进位加法器74283
第 五 章
数 字 逻 辑 电 路
(a) 逻辑符号
(b) 引脚排列图
例2 试用加法器74283芯片将8421码转换成余3码。 解：余3码＝8421码＋3。8421码和余3码如下表所示。因此 用一片74283即可实现8421码到余3码的转换。
第
五
第五章：时序逻辑电路
一，特点结构分类学习指导：通过本知识点的学习，了解时序逻辑电路的结构，掌握组合逻辑电路与时序电路的区别及时序电路的分类方法。
某时刻的特定输出仅决定于该时刻的输入，而与电路原来的状态无关。
时序电路的特点数字逻辑电路按工作特点分为两大类：一类是组合逻辑电路，简称组合电路；另一类是时序逻辑电路，简称时序电路。
时序电路与组合电路的区别：如果一个电路，由触发器和组合电路组成，那么它就有能力把前一时刻输入信号作用的结果，记忆在触发器中。
这样，电路在某一给定时刻的输出不仅取决于该时刻电路的输入，而且还取决于该时刻电路的状态（触发器的状态）。
所谓时序就是电路的状态与时间顺序有密切关系，预定操作是按时间顺序逐个进行的时序电路的特点是电路在任一时刻的稳定输出，不仅取决于该时刻电路的输入，而且还与电路过去的输入有关，因此这种电路必须具有存储电路（绝大多数由触发器构成）保证记忆能力，以便保存电路过去的输入状态。
时序电路的结构时序电路的一般结构如图5-1所示,它由组合电路和存储电路两部分组成，图5-1中X(X1、X2、······X n) 代表输入信号，Z(Z1、Z2、······X m)代表输出信号，W(W1、W2、······W h )代表存储电路控制信号，Y(Y1、Y2、······Y k) 代表存储电路输出状态(时钟信号未标出)，这些信号之间的关系可以用下列三个方程(函数）表示：输出方程： Z（t n）= F[X（t n），Y（t n）] （5-1）状态方程： Y（t n+1）= G[W（t n），Y（t n）] （5-2）各触发器的输入端表达式.控制方程: W（t n）= H[X（t n），Y（t n）] （5-3）各方程中t n、t n+1表示相邻的两个离散时间Y（t n）一般表示存储电路(各触发器)输出现时的状态，简称现态，或原状态Y（t n+1）则描述存储电路下一个工作周期（来过一个时钟脉冲以后）的状态，简称次态、或新状态.∙时序电路的分类由输出方程可知，时序电路的现时输出Z（t n）决定于存储电路的现时状态Y（t n）及时序电路的现时输入X（t n）。
数电课件第五章锁存器和触发器
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
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２．功能描述（CLK =1） 功能描述（ ） (1) 状态转移真值表 (2) 特征方程
电平触发的R-S触发器状态转移真值表 触发器状态转移真值表 电平触发的 R S Q* 0 0 Q 0 1 1 1 0 1 1 0 不允许
Q = S + RQ RS = 0 （约束条件）
*
(3) 状态转移图
第五章
触发器
基本RS触发器
电平触发的触发器
脉冲触发的触发器
边沿触发的触发器 触发器逻辑功能及描述
x1
Z1 ： 组合电路 ： Zm
组合逻辑电路
xn
数 字 电 路
时序逻辑电路
x1 xn ys ： 组合电路
…
：
Z1 Zm Yr
y1 存储电路
Y1
…
时钟 CP
触发器是构成时序逻辑电路的基本单元电路。 触发器是构成时序逻辑电路的基本单元电路。 是构成时序逻辑电路的基本单元电路 触发器具有记忆功能，能存储一位二进制数码。 触发器具有记忆功能，能存储一位二进制数码。 记忆功能 触发器基本特性： 触发器基本特性： 基本特性 有两个稳态（ 或 ），无外触发时可维持稳态； ），无外触发时可维持稳态 有两个稳态（1或0），无外触发时可维持稳态； 外触发下，两个稳态可相互转换（称翻转）；在触发信 外触发下，两个稳态可相互转换（称翻转）；在触发信 ）； 号消失后，能将获得的新态保存下来。 号消失后，能将获得的新态保存下来。 两个互补输出端 输出状态不仅与输入有关， 输出端， 有两个互补输出端，输出状态不仅与输入有关， 还与原先
电平R-S触发器 触发器 电平
１．结构与功能 由基本触发器和触发引 导电路组成。 导电路组成。 当 CLK=0时 ， 不论输入 时 信号R和 S如何变化， 基本触 如何变化， 信号 和 如何变化 发器输入信号全为1， 发器输入信号全为 ，所以触 发器保持原状态不变。 发器保持原状态不变。
R CP G4 S
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图 RD SD Q Q 置1 保持 置1 置0 置1 不 允 许 不 确 定 置1
在用与非门组成的基本RS触发器中 例:在用与非门组成的基本 触发器中，设初 在用与非门组成的基本 触发器中， 始状态为0，已知输入 的波形图， 始状态为 ，已知输入RD、SD的波形图，画 出两输出端的波形图。 出两输出端的波形图。
CLK
R
S
Ｑ
不定
电平触发R-S触发器工作波形图 触发器工作波形图 电平触发
同步触发器存在的问题——空翻 同步触发器存在的问题 空翻
Q Q
CP
G1 & & G2
S R
G3 &
&
G4
Q
R
CLK
S
有效翻转
空翻
由于在CLK=1期间 ， G3 、 G4 门都是开着的 ， 都能接收 、 S信号 ， 期间， 门都是开着的， 都能接收R 信号， 由于在 期间 信号 所以，如果在CLK=1期间 、 S发生多次变化，则触发器的状态也可能 期间R 发生多次变化， 所以 ， 如果在 期间 发生多次变化 发生多次翻转。 发生多次翻转。 在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。 在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。
状态转移图 描述触发器状态变化及其相应输入条件的一种图形。 描述触发器状态变化及其相应输入条件的一种图形。
RD =1 S D = 0 ，
RD = × SD = 1 RD = 1 SD = ×
0
１
RD = 0，D =1 S
基本触发器状态转移图
圆圈表示触发器两个稳定状态， 圆圈表示触发器两个稳定状态， 箭头表示在输入信号作用 下状态转移的方向，箭头旁边的标注表示状态转移的条件。 下状态转移的方向，箭头旁边的标注表示状态转移的条件。
RD SD
Q
Q
2．用或非门组成的基本RS触发器 ．用或非门组成的基本 触发器
由两个门电路交叉连接而成。 （1）电路结构 由两个门电路交叉连接而成。是按正反馈方 ）电路结构:由两个门电路交叉连接而成 式工作，也可以用两个或非门按正反馈方式闭合而成。 式工作，也可以用两个或非门按正反馈方式闭合而成。
Q
第五章
触发器
1.掌握：触发器逻辑功能的描述方法；各类触发器的工作 掌握：触发器逻辑功能的描述方法； 掌握 原理和动作特点； 触发器 触发器、 触发器 触发器、 触发器 触发器、 触 教学 原理和动作特点；RS触发器、JK触发器、D触发器、T触 目的 发器功能特点。 发器功能特点。 2.了解：触发器的逻辑分类、功能和基本特点。 了解： 了解 触发器的逻辑分类、功能和基本特点。 重点 重点：触发器的工作原理及其功能特点； 重点：触发器的工作原理及其功能特点； 与 难点：触发器功能的描述方法。 难点：触发器功能的描述方法。 难点 1.基本 基本R-S触发器（SR锁存器） 触发器（ 锁存器 锁存器） 基本 触发器 2.电平触发的触发器 电平触发的触发器 教学 3.脉冲触发的触发器 脉冲触发的触发器 内容 4.边沿触发的触发器 边沿触发的触发器 5.触发器的逻辑功能和描述方法 触发器的逻辑功能和描述方法
≥1
0 SD
Q 1
原态 1 Q
≥1
0 RD 1 0
≥1
0 SD 0
≥1
0 RD 1
≥1
0 SD
特性表 RD 0 0 1 1 SD 0 1 0 1 Q 0 1 0 1 0 1 0 1 Q* 0 1 1 1 0 0 0① 0① 功能 保持 置1 置0 不允许
逻辑符号： 逻辑符号：
Q Q
高电平 有效
由于该触发器的触发信号是高电平 有效， 有效，因此在逻辑符号的输入端处没 有小圆圈。 有小圆圈。
Q
逻辑符号： 逻辑符号：
G1 ≥1
Q Q
≥1
G2
R
S
置1端 端
SD置0端 端RD源自高电平 有效触发有效） （2）逻辑功能 （1触发有效） ） 触发有效 不允许 0 Q Q 0 1 Q 置1 Q 0 0 Q 清0 Q 1
≥1
1 RD
≥1
1 SD 保持 原态 0 Q 0
≥1
RD
≥1
1 SD 1
≥1
RD 保持 Q 0
0
1
1
RD
SD
基本RS触发器的逻辑功能描述 基本 触发器的逻辑功能描述
特性表（真值表） 特性表（真值表）
态 ， 也 就 是 触 发 器 原 来 的 稳 定 状 态 现 态 ： 触 发 器 接 收 输 入 信 号 之 前 的 状 RD S Q D 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 1 0 1 0 1 0 1 Q* 1① 1① 0 0 1 1 0 1 功能 不允许 的 新 的 稳 定 状 态 次 态 ： 触 发 器 接 收 输 入 信 号 之 后 所 处
Q*= 0
置 0
Q*=1
置 1
Q* = Q
保持
次态Q 次态 *的卡诺图
SDQ RD 0 1 00 × × 01 × 1 11 0 1 10 0 0
特性方程
Q* = (SD ) + RDQ = SD + RDQ RD + SD =1 约束 条件
触发器的特性方程：触发器次态 与输入及现态Q之间的 触发器的特性方程：触发器次态Q*与输入及现态 之间的 逻辑关系式。 逻辑关系式。
R=0, S=1 R=× × S= 0
0
R=1, S=0
１
R= 0 S=× ×
钟控R-S触发器状态转移图 触发器状态转移图 钟控
(4) 激励表
电平触发R-S触发器激励表 触发器激励表 电平触发 Qn → Q* 0 0 1 1 0 1 0 1 R × 0 1 0 S 0 1 0 ×
(5) 工作波形图
R
S
波形分析： 波形分析：
RD SD
Q
Q
基本触发器的特点小结： 基本触发器的特点小结：
有两个互补的输出端，有两个稳定的状态。 有两个互补的输出端，有两个稳定的状态。 有复位（ ）、置位 ）、保持原状态三种功 有复位（Q=0）、置位（Q=1）、保持原状态三种功 ）、置位（ ）、 能。 R为复位输入端，S为置位输入端，可以是低电平有 为复位输入端， 为置位输入端 为置位输入端， 为复位输入端 效，也可以是高电平有效，取决于触发器的结构。 也可以是高电平有效，取决于触发器的结构。 由于反馈线的存在，无论是复位还是置位， 由于反馈线的存在，无论是复位还是置位，有效信号 只需要作用很短的一段时间， 只需要作用很短的一段时间，即“一触即发”。 一触即发”
Q Q
G1 &
&
G2
低电平 有效 置0端 端
R
S
RD
置1端 端
基本RS触发器 基本RS触发器演示 RS
SD
Q
清0
1 1
G1 &
（2）逻辑功 ） Q 能
0 0
G2 &
Q
置1
Q
1
& G2
G1 &
0 0
1
RD
1 Q
SD
1
保持 原态 G2
1
1
0
RD
SD
0
初态0 Q 0
0 Q
初态1 Q 1
G1 &
&
G1 &
CLK
波 形 图
D Q Q
在数字电路中，凡在CLK时钟脉冲控制下，根据输入信号 时钟脉冲控制下， 在数字电路中，凡在 时钟脉冲控制下 根据输入信号D 情况的不同，具有置0、 功能的电路， 触发器。 情况的不同，具有置 、置1功能的电路，都称为 触发器。 功能的电路 都称为D触发器