数字逻辑第五章 - 副本
第5章数字逻辑电路.ppt
（2）逻辑关系式表示：F=A·B·C
（3）真值表表示：如图表5-1所示
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5.4 基本逻辑门电路
2.“或”逻辑关系 当决定事件的各个条件中只要有一个或一个以上具备时事件就
会发生 图5-10所示，F和A、B、C之间就存在“或”逻辑关系 “或”逻辑也有如上三种表示方法： （1）图5-11所示为“或”逻辑图形符号 （2）逻辑表达式：F=A+B+C （3）真值表：见表5-2
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5.2 数制
5.2.2 二进制数
二进制数只有0和1两个符号。只要能区分两种状态的元件即 可实现。
计数的基数为2，各位数的权是2的幂，计数规律是“逢二进 一”
N位二进制整数的表达示为：
例5.1 一个二进制数10101000， 试求对应的十进制数
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5.2 数制
图5-23是利用三态与非门组成的双向传输通路，改变控制端C 的电平，就可控制信号的传输方向。
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5.4 基本逻辑门电路
3. CMOS门电路 CMOS门电路是由PMOS管和NMOS管构成的一种互补对称场效
应管集成门电路。 下面是几种常用的CMOS门电路的结构和工作原理的简要说明 （1）CMOS与非门：如图5-24所示 当A、B全为1时，T1和T2同时导通，T3和T4同时截止，F=0 当输入端由一个或全为0时，串联的T1和T2必有一个或两个全部截
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5.4 基本逻辑门电路
（5）TTL三态输出与非门电路。简称三态门，图5-20是其逻辑 图形符号。A、B是输入端，C是控制端，F为输出端。输出端除 了可以实现高低电平外，还可以出现高阻状态。
数字逻辑设计习题参考答案(第5章)
第5章锁存器与触发器5—1 图5.1（a）是由与非门构成的基本R-S触发器，试画出在图（b）中所示输入信号的作用下的输出波形。
dRdSQQ图 5.1（a）图 5.1（b）最后一个时刻R、S端同时由0变成1，其状态不确定，假设R先来高电平则Q为高5—2 分析图5.2所示电路，列出特性表，写出特性方程，说明其逻辑功能。
CP D Q n Q n+10 ×0 0 保持0 × 1 11 0 ×0 置数1 1 × 1特性方程为Q n+1=D 为同步（CP高电平）D触发器5—3 由CMOS门构成的电路如图5.3（a）所示，请回答：（1）0=C时该电路属于组合电路还是时序电路？1=C时呢？（2）分别写出输出Q的表达式；（3）已知输入A，B，C的波形如图5.3（b），请画出对应的输出Q的波形。
图5.2Q图5.3（a）ABCQ图5.3（b）答： 1） 0=C 时该电路属于组合电路（输出反馈截止）1时为时序电路。
2）C=0时 B A Q +=C=1时 n n n Q B Q B Q⋅=+=+15—4 已知CP 和D 的波形如图4.4所示，试对应画出习题5—2中电路的输出1Q 以及D 触发器（上升沿触发）的输出2Q 的波形。
（1Q 2Q 的初始状态为“0”5—5 今有两个TTL J-K 触发器，一个是主从触发方式，另一个是下降沿触发，已知两者的输入波形均如图5.5所示，试分别画出两个触发器的输出波形。
初始状态均为“0”。
对于主从JK 触发器，由于在CP 为1的全部时间内主触发器都可以接收输入信号，所以在CP 为1的期间输入信号发生变化后，CP 下降沿到达时从触发器的状态不一定按此刻输入信号的状态来确定，而必须考虑整个CP 为1期间内输入信号的变化过程才能确定触发器DQ QCPJQ Q 主从边沿A B C Q 图5.3（b）D Q Q的状态。
主从JK 触发器在Q 为0时主触发器只能接收置1输入信号，Q 为1时只能接收置0信号。
《数字逻辑教案》
《数字逻辑教案》word版第一章：数字逻辑基础1.1 数字逻辑概述介绍数字逻辑的基本概念和特点解释数字逻辑在计算机科学中的应用1.2 逻辑门介绍逻辑门的定义和功能详细介绍与门、或门、非门、异或门等基本逻辑门1.3 逻辑函数解释逻辑函数的概念和作用介绍逻辑函数的表示方法，如真值表和逻辑表达式第二章：数字逻辑电路2.1 逻辑电路概述介绍逻辑电路的基本概念和组成解释逻辑电路的功能和工作原理2.2 逻辑电路的组合介绍逻辑电路的组合方式和连接方法解释组合逻辑电路的输出特点2.3 逻辑电路的时序介绍逻辑电路的时序概念和重要性详细介绍触发器、计数器等时序逻辑电路第三章：数字逻辑设计3.1 数字逻辑设计概述介绍数字逻辑设计的目标和方法解释数字逻辑设计的重要性和应用3.2 组合逻辑设计介绍组合逻辑设计的基本方法和步骤举例说明组合逻辑电路的设计实例3.3 时序逻辑设计介绍时序逻辑设计的基本方法和步骤举例说明时序逻辑电路的设计实例第四章：数字逻辑仿真4.1 数字逻辑仿真概述介绍数字逻辑仿真的概念和作用解释数字逻辑仿真的方法和工具4.2 组合逻辑仿真介绍组合逻辑仿真的方法和步骤使用仿真工具进行组合逻辑电路的仿真实验4.3 时序逻辑仿真介绍时序逻辑仿真的方法和步骤使用仿真工具进行时序逻辑电路的仿真实验第五章：数字逻辑应用5.1 数字逻辑应用概述介绍数字逻辑应用的领域和实例解释数字逻辑在计算机硬件、通信系统等领域的应用5.2 数字逻辑在计算机硬件中的应用介绍数字逻辑在中央处理器、存储器等计算机硬件部件中的应用解释数字逻辑在计算机指令执行、数据处理等方面的作用5.3 数字逻辑在通信系统中的应用介绍数字逻辑在通信系统中的应用实例，如编码器、解码器、调制器等解释数字逻辑在信号处理、数据传输等方面的作用第六章：数字逻辑与计算机基础6.1 计算机基础概述介绍计算机的基本组成和原理解释计算机硬件和软件的关系6.2 计算机的数字逻辑核心讲解CPU内部的数字逻辑结构详细介绍寄存器、运算器、控制单元等关键部件6.3 计算机的指令系统解释指令系统的作用和组成介绍机器指令和汇编指令的概念第七章：数字逻辑与数字电路设计7.1 数字电路设计基础介绍数字电路设计的基本流程解释数字电路设计中的关键概念，如时钟频率、功耗等7.2 数字电路设计实例分析简单的数字电路设计案例讲解设计过程中的逻辑判断和优化7.3 数字电路设计工具与软件介绍常见的数字电路设计工具和软件解释这些工具和软件在设计过程中的作用第八章：数字逻辑与数字系统测试8.1 数字系统测试概述讲解数字系统测试的目的和方法解释测试在保证数字系统可靠性中的重要性8.2 数字逻辑测试技术介绍逻辑测试的基本方法和策略讲解测试向量和测试结果分析的过程8.3 故障诊断与容错设计解释数字系统中的故障类型和影响介绍故障诊断方法和容错设计策略第九章：数字逻辑在现代技术中的应用9.1 数字逻辑与现代通信技术讲解数字逻辑在现代通信技术中的应用介绍数字调制、信息编码等通信技术9.2 数字逻辑在物联网技术中的应用解释数字逻辑在物联网中的关键作用分析物联网设备中的数字逻辑结构和功能9.3 数字逻辑在领域的应用讲述数字逻辑在领域的应用实例介绍逻辑推理、神经网络等技术中的数字逻辑基础第十章：数字逻辑的未来发展10.1 数字逻辑技术的发展趋势分析数字逻辑技术的未来发展方向讲解新型数字逻辑器件和系统的特点10.2 量子逻辑与量子计算介绍量子逻辑与传统数字逻辑的区别讲解量子计算中的逻辑结构和运算规则10.3 数字逻辑教育的挑战与机遇分析数字逻辑教育面临的挑战讲述数字逻辑教育对培养计算机科学人才的重要性重点和难点解析重点环节一：逻辑门的概念和功能逻辑门是数字逻辑电路的基本构建块，包括与门、或门、非门、异或门等。
数字逻辑第5章习题参考解答
5.31BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。
”写出真值表并找出BUT门输出的最小“积之和”表达式。
画出用“与非-与非”电路实现该表达式的逻辑图，假设只有未取反的输入可用。
你可以从74x00、04、10、20、30组件中选用门电路。
解：真值表如下利用卡诺图进行化简，可以得到最小积之和表达式为Y1=A1·B1·A2’+A1·B1·B2’Y2=A1’·A2·B2+B1’·A2·B2Y2采用74x04得到各反相器采用74x10得到3输入与非采用74x00得到2输入与非5.32做出练习题5.31定义的BUT门的门级设计，要求以cmos实现时使用的晶体管数目最少，可以从74x00、04、10、20、30组件中选用门电路.写出输出表达式（不一定是二级“积之和”）并画出逻辑图。
解：cmos晶体管用量：反相器2个2输入与非门4个3输入与非门6个为了尽量减少晶体管用量，可以采用下列表达式，以便实现器件的重复使用：F1=(A1·B1)·(A2’+B2’)=(A1·B1)·(A2·B2)’=[(A1·B1)’+(A2·B2)’’]’F2=[(A2·B2)’+(A1·B1)’’]’电路图：晶体管用量：20只（原设计中晶体管用量为40只）5.34已知函数,,,(3,7,11,12,13,14)W X Y Z F =∑，说明如何利用练习题5.31定义的单个BUT 门和单个二输入或门实现F.解：BUT 门输出采用最小项和的形式表达为()∑=2,2,1,114,13,121B A B A Y ，()∑=2,2,1,111,7,32B A B A Y将两个输出相或就可以得到要求实现的函数。
5.19指出用一块或多块74x138或74x139二进制译码器以及与非门，如何构建下面每个单输出或多输出的逻辑功能（提示：每个实现等效于一个最小项之和）。
数字电路课件-数字逻辑设计第五章(2)共24页PPT资料
A8 Y7 DB[0:7]
10
A8 Y7
利用三态缓冲器实现数据双向传送
G_L DDIIRR
A1
B1
总线收发 P273图5－59
11
5.7 多路复用器（multiplexer）
又称多路开关、数据选择器（缩写：mux） 在选择控制信号的作用下， 从多个输入数据中选择其中一个作为输出。
Enable 使使能能 Select 选选择择
保证高位无输入时，次高位才工作 —— 高位芯片的EO端接次高位芯片的EI端
低3位 输出：6位
高3位
片内优先级 片间优先级
EI A2 A1
I7 A0
GS I0 EO
片间优先级的编码
8片输出A2～A0
—— 利用第9片74x148
通过或门作为
每片的GS端接到第9片的输入端
最终输出的低3位
第9片的输出作为高3位（RA5～RA3）
1A 2A 3A 4A
14
2输入4位多路复用器 74x157真值表
输入
输出
G_L S 1Y 2Y 3Y 4Y
1 X 0001 0 0 1A 2A 3A 4A 0 1 1B 2B 3B 4B
双4选1 A B 1G
2G
15
4输入2位多路复用器74x153真值表
1G_L 2G_L B A
1 1 XX 0 0 00 0 0 01 0 0 10 0 0 11 0 1 00 0 1 01 0 1 10 0 1 11 1 0 00 1 0 01 1 0 10 1 0 11
D7
17
用双4选1数据选择器构成8选1数据选择器
A0 A1 A2
D0 D1 D2 D3
Y D4 D5 D6 D7
数字逻辑第四版白中英第五章
第五章可编程逻辑5.1 PLD 的基本概念5.2 现场可编程门阵列FPGA5.3 在系统可编程ISP5.4 可编程逻辑的原理图方式设计5.5 可编程逻辑的VHDL文本方式设计返回目录5.1 PLD的基本概念5.1.1 可编程阵列5.1.2 PLD的类型5.1.1 可编程阵列1.与阵列图5.1 与阵列图5.2例１的与阵列编程2.或阵列或阵列如图5.3所示，可编程矩阵的输出连接到或门上。
图5.3 或阵列图5.4 例3的与-或阵列编程3.可编程连接技术图5.5 SRAM 为基的与阵列概念5.1.2 PLD的类型1.简单可编程逻辑器件SPLD图5.6SPLD内部结构框图2.复杂可编程逻辑器件CPLDCPLD本质上是：利用可编程的互连总线连接起来的多路SPLD。
图5.7 CPLD结构框图5.2 现场可编程门阵列FPGA5.2.1 FPGA的基本结构5.2.2 可组态逻辑块CLB5.2.3 SRAM为基础的FPGA5.2.1 FPGA的基本结构图5.8FPGA的基本结构框图5.2.2 可组态逻辑块CLB图5.9基本可组态CLB图5.10 FPGA中一个逻辑模块的框图图5.11 LUT编程后用作SOP表达式输出5.2.3 SRAM为基础的FPGA图5.12 可变FPGA配置的基本概念5.3 在系统可编程ISP5.3.1 ispLSI器件的体系结构5.3.2 在系统编程原理5.3.1 ispLSI器件的体系结构1.ispLSI 1032框图和巨块的组成图5.13 ispLSI 1032的体系结构框图和引脚图2.通用逻辑块GLB图5.14 GLB的结构框图图5.15 GLB的标准组态3.布线区图5.16 ORP逻辑图4.输入输出单元IOC图5.18 I/O单元工作组态图5.17 IOC的结构框图5.时钟分配网络图5.19 时钟设置网络6.ispMACH 4000系列器件图5.20 ispMACH 4000系列结构框图5.3.2 在系统编程原理1.在系统编程原理图5.21 ispLSI器件的编程结构转换示意图2.isp器件的编程方式图5.22典型ISP编程电路5.4 可编程逻辑的原理图方式设计5.4.1 编程环境和设计流程图5.4.2 设计输入5.4.3 功能模拟5.4.4 综合和实现（软件）5.4.5 时序模拟5.4.6 器件下载5.4.1 编程环境和设计流程图1.编程环境2.设计流程图图5.24 可编程逻辑设计流程5.4.2 设计输入图5.25原理图方式（a）和文本方式（b）设计同一逻辑电路图5.26 逻辑分段与结合的例子5.4.3 功能模拟图5.27功能模拟显示图5.4.4 综合和实现（软件）1.综合阶段图5.28综合阶段的优化例子2.实现阶段5.4.5 时序模拟图5.29时序模拟的假定例子5.4.6 器件下载图5.30下载一个设计到目标器件5.5 可编程逻辑的VHDL文本方式设计5.5.1 VHDL的基本概念5.5.2 VHDL的组合逻辑设计5.5.3 VHDL的时序逻辑设计5.5.1 VHDL的基本概念图5.315.5.2 VHDL的组合逻辑设计1.VHDL编程中的数据流描述方法图5.32 一个SOP形式逻辑电路2.VHDL编程中的结构描述方法图5.33 VHDL结构法与固定逻辑IC硬件实现法的比较图5.34 VHDL组件示例图5.35 例8的逻辑电路图3.VHDL编程中库元件调用法5.5.3 VHDL的时序逻辑设计图5.36 时钟边沿与属性描述图5.37 序列检测器有限状态机。
数字逻辑第五章课后习题答案
&
&
&
&
X1
X2
X3
设计的脉冲异步时序电路
5-3、解：
X1
X3 x2 >
X3
A/0
<
X1
B/0
X3 X2
D/1
X1 X3
X1
X2
X2
C/0
原始状态图
现态
y A B C D
次态 yn+1
x1
x2
x3
B
A
A
B
C
A
B
A
D
B
A
A
原始状态表
输出
Z 0 0 0 1
5-4、解：（1）写出电路的激励函数和输出函数表达式： Y2=x2+x1y2 y—1+x—1y1; Y1=x2x1+x1y2—+x2—y1;Z=x2—y1 —
x2x1=11 c/-
c/-
c/-
○c /1
○c /1
最简流程表
x2x1=10 b/○b /1 b/-
12 3 45 67 8
CP Q1 Q2 Q3
时间图
5-2、解：表所示为最小化状态表，根据状态分配原则，无“列”相
邻（行相邻在脉冲异步时序电路中不适用。），在“输出”相邻
中，应给 AD、AC 分配相邻代码。取 A 为逻辑 0，如下卡诺图所示，
状态赋值为：A=00，B=11；C=01；D=10。于是，二进制状态表如
J3 K3 CP3 010 010 110 010 011 011 111 011
次态
Q1(n+1) Q2(n+1 ) Q3(n+1)
数字逻辑 第五章.ppt
5.2.2 时序逻辑电路的一般
分析步骤
由上例分析归纳出时序逻辑电路的一
① ② 求激励函数、状态方程、输出函数；
③ 作状态表、状态图、时序波形图； ④ 描述逻辑功能。
5.2.3 异步时序逻辑电路的
分析
（1）
图中0000→1001这10个状态是有用的 计数状态，称为有效状态。
（2）
当计数器进入偏离状态1010时，经过 两个时钟脉冲后，进入有效循环中的0100。
第五章 时序逻辑电路
5.1 时序逻辑电路的特点及描述方法 5.2 时序逻辑电路的分析 5.3 寄存器和移位寄存器 5.4 计 数 器 5.5 序列信号发生器 5.6 时序逻辑电路的设计
5.1 时序逻辑电路的特点及描述方法
5.1.1 时序逻辑电路的
特点
5.1.2 时序逻辑电路的
描述方法
1.逻辑函数
⑤ 选定触发器类型，求激励函数和输 出函数。不同类型触发器的特性方程不同， 激励函数和输出函数也不同。
5.6.1 按固定规律直接设计
时序逻辑电路
1.
(1) n位同步二进制计数器设计 (2) n位异步二进制计数器设计
2.移存器的设计
5.6.2 时序逻辑电路的一般设计方法
时序逻辑电路的设计方法，一般可按如 下步骤进行。
① 功能描述。对给出的逻辑设计问题， 进行逻辑抽象，确定输入变量、输出变量和 状态数。
4.
由给定的输入信号和时钟信号，根据 状态表或状态图，以及触发器的触发特性， 得到输出信号、触发器状态随时间变化的 波形图称为时序波形图。
5.1.3 时序逻辑电路的分类
根据触发器状态变化的特点，将时序 逻辑电路分为同步时序逻辑电路和异步时 序逻辑电路。同步时序逻辑电路中所有触 发器的时钟端由同一时钟脉冲直接驱动， 各触发器同时进行翻转。
第五章---数字逻辑
Q
Q
1S C1 1R
S CP R
(c) 国际符号
19
2.钟控原理
T 图 5.3.2 时钟脉冲CP的波形 3.逻辑功能 (1)次态方程
CP=0 时， Qn+1=Qn Qn+1=S+RQn
CP=1时， SR=0
20
(2)功能表和激励表 表 5.3.1 钟控SRFF功能表
CP
S
0
ф
1
0
R
Q n?1
ф
Qn
17
第三节 钟控电位触发器 （钟控触发器）
激励输入（数据输入）； 时钟脉冲(CP Clock Pulse) 输入、触发输入 、控制输入；
一、钟控SRFF(SR锁存器)
1.电路构成
18
Q
G1 & SD G3 &
Q
& G2 RD
& G4
Q
Q
S
CP
R
(a) 逻辑图
S CP R
(b) 曾用符号
图 5.3.1 钟控SRFF
Q
CP
C1
1K
Q
(2)上升沿触发
(d)逻辑符号 T
1T
Q
CP
C1
Q
56
(e)波形图
T CP Q
(f)实现电路
T
=1
1D
CP
C1
Q Q
57
2.T′FF (1)下降沿触发 (g)逻辑符号
CP
C
(h)功能表和次态方程
Q
n +1
CP Q
Q
0
Qn
↓
Qn
Qn+1=[ Qn ]·CP
(2021年整理)数字逻辑第五章
（完整）数字逻辑第五章编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（（完整）数字逻辑第五章）的内容能够给您的工作和学习带来便利。
同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。
本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快业绩进步，以下为（完整）数字逻辑第五章的全部内容。
第五章触发器------—----——-—--—-——-—-——------———--—-———--———————-——-—-—-———-—————-——-—---1 ：具有：置0、置1、保持和翻转功能的触发器是（ ).A：JK触发器B:SR触发器C：D触发器D：T触发器您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=0， K=0时，Q状态为保持；J=0， K=1时，Q状态为置0；J=1， K=0时，Q状态为置1;J=1, K=1时,Q状态为翻转--—--———----—----—---—---—---—-——--—-——--——--—--------——--—--———-—--—-------2 ：对于JK触发器，输入J＝0，K＝1，CLK脉冲作用后,触发器的次态应为（）。
A：0B:1C：Q'D:不确定您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=1， K=1时，Q状态为翻转，即Q= Q’-————---———---————--————--—-——-————--—---—-——-—-—---——--—--------——--—--—-—-3 ：有一个或非门构成的SR锁存器，欲使该锁存器保持原态即Q*=Q,则输入信号应为（）。
A：S＝R＝0B：S＝R＝1C：S＝1，R＝0D：S＝0，R＝1您选择的答案：正确答案： A知识点：或非门构成的SR锁存器的特性为：R=1, S=0 Q＊=0, Q*'=1,即锁存器被置0（0状态）；R=0, S=1 Q＊=1， Q＊'=0，即锁存器被置 1（1状态）;R=S=0， Q*=Q，即锁存器保持原态；R= S=1 Q*=Q＊'=0，此为不允许输入。
《数字逻辑》(第二版)习题答案 第五章
习题五1. 简述时序逻辑电路与组合逻辑电路的主要区别。
解答组合逻辑电路:若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。
组合电路具有如下特征：①由逻辑门电路组成，不包含任何记忆元件；②信号是单向传输的，不存在任何反馈回路。
时序逻辑电路:若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。
时序逻辑电路具有如下特征：○1电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能；○2电路中包含反馈回路，通过反馈使电路功能与“时序”相关；○3电路的输出由电路当时的输入和状态(过去的输入)共同决定。
2. 作出与表1所示状态表对应的状态图。
表1 状态表现态y2 y1次态y2 ( n+1)y1(n+1) /输出Zx2x1=00 x2x1=01 x2x1=11 x2x1=10ABCD B/0B/0C/0A/0B/0C/1B/0A/1A/1A/0D/0C/0B/0D/1A/0C/0解答根据表1所示状态表可作出对应的状态图如图1所示。
图13. 已知状态图如图2所示，输入序列为x=11010010，设初始状态为A，求状态和输出响应序列。
图 2解答状态响应序列：A A B C B B C B输出响应序列：0 0 0 0 1 0 0 14. 分析图3所示逻辑电路。
假定电路初始状态为“00”，说明该电路逻辑功能 。
图 3 解答○1 根据电路图可写出输出函数和激励函数表达式为xK x,J ,x K ,xy J y xy Z 1111212=====○2 根据输出函数、激励函数表达式和JK 触发器功能表可作出状态表如表2所示，状态图如图4所示。
表2图4现态 y 2 y 1 次态 y 2( n+1)y 1(n+1)/输出Zx=0 x=1 00 01 10 1100/0 00/0 00/0 00/001/1 11/0 11/0 11/1○3 由状态图可知，该电路为“111…”序列检测器。
《数字逻辑》第5章作业与习题
二、习题
1）填空题
1．在数字系统中，用二进制代码表示特定对象的过程称为
；n
位二进制编码器有 个输入，有 个输出。
2．将十进制数的十个数字编成二进制代码的过程叫做
。
个。
8．输出高电平有效的 4 线-16 线译码器的输入 A3~A0=1010 时，输出 Y15～
Y0=
。
9．全加器与半加器的区别是
。
10．当输入信号改变状态时，输出端可能出现虚假过渡干扰脉冲的现象叫做
。
2）单选题
1．在二进制译码器中，若输入有 4 位代码，则输出最多有（ ）信号。
①2个
②4个
③8个
④ 16 个
5．能实现从多个输入端中选出一路作为输出的电路称为（ ）。
① 触发器
②计数器
③ 数据选择器 ④ 译码器
6．把代码所表示的特定含义翻译出来的过程称为（ ）。
① 译码
② 编码
③ 数据选择 ④ 奇偶校验
7．用输出高电平有效的译码器实现组合逻辑电路时，还需或门
8．用输出低电平有效的译码器实现组合逻辑电路时，还需要（ ）。
① 与非门 ② 或非门 ③ 与门
④ 或门
9．半导体数码管的每个显示线段都是由（ ）构成的。
① 灯丝 ② 发光二极管 ③ 发光三极管 ④ 熔丝
3）问答与设计题
1. 组合逻辑电路在功能和电路组成上各有什么特点？
4
2. 二进制编码器和优先编码器各有何特点？优先编码器适于什么场合？试 举例说明。
3. 什么是数据选择器？数据选择器有什么功能和用途？ 4. 什么是译码器？二进制译码器有哪些特点和用途？ 5. 什么是奇偶校验器？奇偶校验器有什么功能和用途？ 6. 常用的组合逻辑集成部件包括哪些类型？ 7. 分析教材 P134 图 4.64 所示电路的逻辑功能，写出 Y1、Y2 的函数表达 式，列出真值表，并指出电路完成什么功能。 8. 用 Verilog HDL 设计 1 位全减器电路，设 X、Y、BI 分别为被减数、减 数、来自低位的借位，DO、BO 分别为差、向高位的借位。 9. 采用 function 块语句设计高电平有效的 8 线-3 线编码器，然后用函数调 用的方法实现此编码器电路。假设输入信号为 din[7:0]，输出信号为 dout[2:0]。 10. 用 Verilog HDL 设计输出为低电平有效的 2 线-4 线译码器电路，使能信 号为低电平有效。 11. 分别用 assign 语句和 always 块中的赋值语句设计一个 4 位二进制数的加 /减运算电路。当控制信号 M=0 时进行加法运算，而 M=1 时进行减法运算。注 意加法运算时要考虑来自低位的进位输入和向高位的进位输出，减法运算时要考 虑来自低位的借位和向高位的借位。采用这两种语句赋值时，对变量的类型各有 什么要求？ 12. 用 Verilog HDL 设计将余 3BCD 码转换成 8421BCD 码的码转换电路。 13. 分析下面 Verilog HDL 源程序，说明程序描述电路的功能。
数字逻辑(第六版 白中英)课后习题答案
第五章 习题答案1. 画出与阵列编程点解：---2. 画出或阵列编程点解：----X 1X 2X 3X 43. 与、或阵列均可编程，画出编程点。
解;1A-BB -F 324. 4变量LUT 编程解：A 0A 1A 2A 3SOP 输出5. 用VHDL 写出4输入与门解： 源代码：LIBRARY IEEE ；USE IEEE .STD_LOGIC_1164.ALL ；ENTITY and4 ISPORT (a ，b ，c ，d ：IN STD_LOGIC ；x ：OUT STD_LOGIC ）；END and4；ARCHITECTURE and4_arc OF and4 ISBEGINx ＜＝a AND b AND c AND d ；END and4_arc ；6. 用VHDL 写出4输入或门解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY or4 ISPORT (a，b，c，d：IN STD_LOGIC；x：OUT STD_LOGIC）；END or4；ARCHITECTURE or4_arc OF or4 ISBEGINx＜＝a OR b OR c OR d；END or4_arc；7.用VHDL写出SOP表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (a，b，c，d，e，f：IN STD_LOGIC；x：OUT STD_LOGIC）；END sop；ARCHITECTURE sop_arc OF sop ISBEGINx＜＝(a AND b) OR (c AND d) OR (e AND f)；END sop_arc；8.用VHDL写出布尔表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY boolean ISPORT (a，b，c：IN STD_LOGIC；f：OUT STD_LOGIC）；END boolean；ARCHITECTURE boolean_arc OF boolean ISBEGINf＜＝(a OR (NOT b) OR c) AND (a OR b OR (NOT c)) AND ((NOT a) OR (NOT b) OR (NOT c))；END boolean_arc；9.用VHDL结构法写出SOP表达式解：源代码：――三输入与非门的逻辑描述LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY nand3 ISPORT (a，b，c：IN STD_LOGIC；x：OUT STD_LOGIC）；END nand3；ARCHITECTURE nand3_arc OF nand3 ISBEGINx＜＝NOT (a AND b AND c)；END nand3_arc；――顶层结构描述文件LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；out4：OUT STD_LOGIC)；END sop；ARCHITECTURE sop_arc OF sop ISCOMPONENT nand3PORT (a，b，c：IN STD_LOGIC；x：OUT STD_LOGIC）；END COMPONENT；SIGNAL out1，out2，out3：STD_LOGIC；BEGINu1：nand3 PORT MAP (in1，in2，in3，out1)；u2：nand3 PORT MAP (in4，in5，in6，out2)；u3：nand3 PORT MAP (in7，in8，in9，out3)；u4：nand3 PORT MAP (out1，out2，out3，out4)；END sop；10.用VHDL数据流法写出SOP表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；out4：OUT STD_LOGIC)；END sop；ARCHITECTURE sop_arc OF sop ISBEGINout4＜＝(in1 AND in2 AND in3) OR (in4 AND in5 AND in6 ) OR (in7 AND in8 AND in9)；END sop_arc；13.用VHDL设计3－8译码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY decoder_3_to_8 ISPORT（a，b，c，g1，g2a，g2b：IN STD_LOGIC；y：OUT STD_LOGIC _VECTOR（7 downto 0））；END decoder_3_to_8；ARCHITECTURE rt1 OF decoder_3_to_8 ISSIGNAL indata：STD_LOGIC _VECTOR（2 downto 0）；BEGINindata＜＝c & b & a；PROCESS（indata，g1，g2a，g2b）BEGINIF（g1＝′1′ AND g2a＝′0′ AND g2b＝′0′）THENCASE indata ISWHEN "000"＝＞y＜＝"11111110"；WHEN "001"＝＞y＜＝"11111101"；WHEN "010"＝＞y＜＝"11111011"；WHEN "011"＝＞y＜＝"11110111"；WHEN "100"＝＞y＜＝"11101111"；WHEN "101"＝＞y＜＝"11011111"；WHEN "110"＝＞y＜＝"10111111"；WHEN others＝＞y＜＝"01111111"；END CASE；ELSEy＜＝"11111111"；END IF；END PROCESS；END rt1；14.用VHDL设计七段显示译码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY segment7 ISPORT（xin：IN STD_LOGIC _VECTOR（3 downto 0）；lt，rbi：IN STD_LOGIC；yout：OUT STD_LOGIC _VECTOR（6 downto 0）；birbo：INOUT STD_LOGIC）；END segment7；ARCHITECTURE seg7448 OF segment7 ISSIGNAL sig_xin：STD_LOGIC _VECTOR（3 downto 0）；BEGINsig_xin＜＝xin；PROCESS（sig_xin，lt，rbi，birbo）BEGINIF（birbo＝′0′）THENyout＜＝"0000000"；ELSIF （lt＝′0′）THENyout＜＝"1111111"；birbo＜＝′1′；ELSIF （rbi＝′0′AND sig_xin＝"0000"）THENyout＜＝"0000000"；birbo＜＝′0′；ELSIF （rbi＝′1′ AND sig_xin＝"0000"）THENyout＜＝"1111110"；birbo＜＝′1′；ELSEbirbo＜＝′1′；CASE sig_xin ISWHEN "0001"＝＞yout＜＝"0110000"；WHEN "0010"＝＞yout＜＝"1101101"；WHEN "0011"＝＞yout＜＝"1111001"；WHEN "0100"＝＞yout＜＝"0110011"；WHEN "0101"＝＞yout＜＝"1011011"；WHEN "0110"＝＞yout＜＝"0011111"；WHEN "0111"＝＞yout＜＝"1110000"；WHEN "1000"＝＞yout＜＝"1111111"；WHEN "1001"＝＞yout＜＝"1110011"；WHEN others＝＞yout＜＝"0100011"；END CASE；END IF；END PROCESS；END seg7448；15.用VHDL设计8/3优先编码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY priorityencoder ISPORT（din：IN STD_LOGIC _VECTOR（7 downto 0）；ei：IN STD_LOGIC；yout：OUT STD_LOGIC _VECTOR（2 downto 0）；eo，gs：OUT STD_LOGIC）；END priorityencoder；ARCHITECTURE cod74148 OF priorityencoder ISBEGINPROCESS（ei，din）BEGINIF（ei＝′1′）THENyout＜＝"111"；eo＜＝′1′；gs＜＝′1′；ELSEIF(din(7)＝′0′ ) THENyout＜＝"000"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(6)＝′0′ ) THENyout ＜＝"001"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(5)＝′0′ ) THENyout＜＝"010"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(4)＝′0′ ) THENyout＜＝"011"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(3)＝′0′ ) THENyout＜＝"100"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(2)＝′0′ ) THENyout＜＝"101"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(1)＝′0′ ) THENyout＜＝"110"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(0)＝′0′ ) THENyout＜＝"111"；eo＜＝′1′；gs＜＝′0′；ELSIF(din＝"11111111") THENyout＜＝"111"；eo＜＝′0′；gs＜＝′1′；END IF；END IF；END PROCESS；END cod74148；16.用VHDL设计BCD码至二进制码转换器。
数字逻辑电路
路 换，有：
Y AB AC BC
AB AC BC AB AC BC
只要用一种与非门集 成芯片就可以实现其 逻辑电路
5.2 组合逻辑电路的分析
数字电路按其完成逻辑功能的不同特点，可划分为组
合逻辑电路和时序逻辑电路两大类。
第 五
章 一、组合逻辑电路
数 字
由门电路组成的逻辑电路叫组合逻辑电路。
数
字
(3) Y A BC A B C ABC ABC
逻
辑
解:（1） Y AB( A B C A B C) AB
电
路
（2）Y ABC C AB ABC ABC
A(BC BC) C( AB AB)
AC
（3）
Y
ABC ABC
逻
辑 组合逻辑电路特点：
电
路
－－电路无记忆功能
即：组合电路在任一时刻的输出状态仅由该时刻的输入信号 决定，而与电路原来的状态无关
5.2.1 组合逻辑电路的分析
所谓组合逻辑电路的分析，就是根据给定的逻辑电
路图，求出电路的逻辑功能。
第 五
☆ 分析的主要步骤如下：
章 数
(1)由逻辑图写表达式；根据给定的逻辑电路，从输
※ 集成4位并行进位加法器74283
第 五 章
数 字 逻 辑 电 路
(a) 逻辑符号
(b) 引脚排列图
例2 试用加法器74283芯片将8421码转换成余3码。 解：余3码＝8421码＋3。8421码和余3码如下表所示。因此 用一片74283即可实现8421码到余3码的转换。
第
五
数字逻辑第5章B资料
2020/11/2
22
5B.2.4 环形计数器（续）
简单环形计数器没有错误校正能力。
2020/11/2
23
5B.2.4 环形计数器（续）
具有自校正能力的环形计数器
可以不要 重载信号
2020/11/2
24
5B.2.4 环形计数器（续）
2020/11/2
25
5B.2.5 Johnson计数器
把n位移位寄存器的串行输出取反，反馈到串行输入端，构成了一个具 有2n种状态的计数器，称为扭环形计数器。
29
5B.3 迭代与时序电路
一个由n个模块构成的迭代电路，其功能可由只用1个模块的n个拷贝所 构成的时序电路来完成，但要求经过n步（时钟触发沿）才会得到结果。
2020/11/2
30
5B.3 迭代与时序电路（续）
2020/11/2
31
5B.3 迭代与时序电路（续）
2020/11/2
32
2020/11/2
18
时钟频率=2.048 MHz，每秒可以传送32×8,000个8位的字节
256位
重载数据
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19
计数器初值？
2020/11/2
控制并 行输入 控制数 据地址
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2020/11/2
控制并 行输出 控制数 据地址
21
5B.2.4 环形计数器
用一个n位移位寄存器构成的最简单的具有n种状态的移位寄存器（逻辑 计数）。
一般来说，在状态图中包含有一个循环的任何时钟时序电路都可称为计 数器。
每一种状态都被编码成一个二进制整数； 有m个状态的计数器称为模m计数器，有时也称为m分频计数器； 如果一个计数器的模不是2的幂，就会有多余状态，在正常工作时不 使用这些状态。
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现态
次态
输出
x
y2
y1
y2 n+1
y 1 n+1
Z
0
0
0
0
0
0
0
0
1
1
0
0
0
1
0
1
1
0
0
1
1
1
1
0
1
0
0
0
1
1
m 1
0
1
0
1
1
1
1
0
1
0
0
1
1
100Fra bibliotek0o 16．试分析图P5.7（第 197 页）所示同步时序线路，要求（1）建立状态转移表及状态图；
c （2）画出电位输入x为 011101 序列时，线路状态（y3, y2, y1）及输出的波形。
. x
1
0
1
1
0
1
课 后 答 案 网
w y
Z
a 14．已知某同步时序线路的状态表如表 P5.1（第 196 页）所示，画出它的状态图。 d 答：状态图如下。
1/0
b
0/0
h a k1/1
0/0 0/1
1/0 c
1/0 0/0
d
. 15．已知某同步时序线路的状态图如图 P5.6（第 197 页）所示，列出它的状态表及状态转
k 接作为输出。
第二步列控制函数表达式、次态表达式。
J1 = y3 K1 = y3 J2 = y1 K2 = y1
. y1n+1 = J1 y1 + K1 y1 = y3 y1 + y3 y1 = y3
y2n+1 = J2 y2 + K2 y2 = y1 y2 + y1 y2 = y1
wy3n+1 = J3 y3 + K3 y3 = y2 y3 + y2 y3 = y2
b
0
1
0
1
k 1
1
0
1 状态图
. 第三步，举例说明工作原理，并画波形图。 由状态图，n 位二进制中有奇数个 1 时，状态为 b（即 1）。以 011101 为例，波形图如 下。
wCP
wx
0
1
1
1
0
1
wy
最后 y=0，表示输入序列中有偶数个 1。
w 进制数中“1”的个数是否为奇数。试举例说明其工作原理，并画出波形图。
答：第一步列控制函数表达式、次态表达式。
a J = x⊕y K = x⊕y
yn+1 = J y + K y = x⊕y 第二步列状态转移表、状态图（状态编码为 a=0, b=1）。
d 状态转移表
x
y
yn+1
h 0
0
0
0
1
1
1
0
a
答：y1 n+1 = T1y1 + T1y1 = x⊕y1 y2 n+1 = T2y2 + T2y2 = xy1y2 + xy1y2 = xy2 + y1y2 + xy1y2
. y3 n+1 = T3y3 + T3y3 = xy1y2y3+ xy1y2y3 = xy3 + y1y3 + y2y3 + xy1y2y3
第五章 作业及参考答案
2．时序线路中的外部输出、内部输入、外部输出和内部输出各指什么？其中输入与输出是
以什么划分的，内部与外部又是怎样划分的？
答：
外部输入：来自时序线路之外、送往组合线路的信号。 内部输入：来自存储元件输出、送往组合线路的信号。 外部输出：送往时序线路之外的信号。 内部输出：来自组合线路输出、送往存储元件的控制信号。
置 1 的条件。
k 答：
y1 n+1 = S + R y1 = AB + BC + CA + AB + BC + CA y1 = AB + BC + CA = ABC + ABC
. 置 1 条件是：A=B=C
y2 n+1 = D = AB•A • AB•B = AB + AB
w置 1 条件是：A≠B wy1 n+1 = J y1 + K y1 = A⊕(B⊕(C⊕D))• y1 + A⊕(B⊕(C⊕D))•y1 = A⊕B⊕C⊕D w置 1 条件是：A、B、C、D 中 1 的个数为奇数。
第三步列状态转移表、状态表和状态图。
J3 = y2
状态转移表
w现态
次态
K3 = y2
wy3
y2
y1
y3 n+1
y2 n+1
y 1 n+1
0
0
0
0
0
1
0
0
1
0
1
1
0
1
0
1
0
1
0
1
1
1
1
1
1
0
0
0
0
0
1
0
1
0
1
0
1
1
0
1
0
0
1
1
1
1
1
0
状态图如下。
000
001
010
100
011
m 101
110
111
o 第四步逻辑功能的说明。 计数规律为 000 001 011
=
((J2
y2
+
K2
y2)CP2
+
y2CP2
)RD2
=
(y2
y1
y
n+1 1
+
y2
y1
y 1 n+1
)
y5
d y3n+1
=
((J3
y3
+
K3
y3)CP3
+
y3CP3
)RD3
=
(y3
y2
y
n+1 2
+
y3
y2
y2n+1)
y5
y4n+1 = ((J4 y4 + K4 y4)CP4 + y4CP4 )RD4 = (y4 y3 y3n+1 + y4 y3 y3n+1) y5
1
1
m （2）波形图如下。
g/1
d/0 0
0
1 f/0
e/0 1
1
0
0
o CP
x
0
1
1
1
0
1
c y3
课 后 答 案 网
. y2
w y1
a Z
17．试分析图 P5.8 所示同步时序线路，要求画出状态土，并说明其逻辑功能。
d 答：第一步列控制函数的表达式。
D3 = y3y2y1 D2 = y2y1 + y2y1 D1 = y3y1
h 第二步列次态表达式。
y3 n+1 = y3y2y1 y2 n+1 = y2y1 + y2y1 y1n+1 = y3y1 第三步列状态转移表、状态表和状态图。
k状态转移表
现态
次态
. y3
y2
y1
y3 n+1
y2 n+1
y 1 n+1
0
0
0
0
0
1
w0
0
1
0
1
0
0
1
0
0
1
1
0
1
1
1
0
0
w1
0
0
0
0
0
w1
h y5n+1 = (J5 y5 + K5 y5)CP5 + y5CP5 = y4 y3 y2 y1 m + y5 m
k 输入
现态
状态转移表
次态
m
y5
y4
y3
y2
y1
y5 n+1
y4 n+1
y3 n+1
y 2 n+1
y 1 n+1
. 1↓
1
0 000
1
0
0
0
1
1↓
1
0 001
1
0
0
1
0
w1↓
1
0 010
1
0
1
0
0
1
0
1
0
0
w1
0
1
0
0
1
1
0
1
0
1
1
1
0
0
0
1
1
0
0
1
0
1
0
w1
1
0
1
1
1
0
0
w1
1
1
0
1
1
1
1
1
1
1
1
0
0
0
1
设 a=000, b=001, c=010, d=011, e=100, f=101, g=110, h=111，则状态图如下。
0
0
1 a/0 1 b/0 1
0 h/1
c/0 0
m 输入、输出是以组合线路划分的，内部、外部是按整个时序线路划分的。
3．什么是时序线路的现态和次态，说明现态怎样转化为次态。