CPLD数字钟

技师核心技术专题研修设计说明书课题名称 CPLD数字钟专业班级 07技师1学生姓名林朝威学号39号指导教师陈建羊毛宏光宁波技师学院电气技术系二零一二年三月摘要CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL 器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。

是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。

其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，实现设计的数字系统. 本设计是基于CPLD的多功能数字钟设计。

硬件界面为两个4位一体的数码管，时间显示方式为动态扫描显示。

由三极管做驱动电路。

关键词：CPLD；多功能数字钟；数字集成电路；目录1 引言 (1)2 总体设计 (2)3 硬件设计 (3)3.1 微处理器系统 (3)3.2 键盘控制 (3)3.3 显示模块 (4)3.4 闹铃功能 (5)4 软件设计 (6)4.1 总体程序流程图 (7)4.2 分频模块 (8)4.2.1 5分频源程序 (8)4.2.3 100分频源程序 (10)4.3分秒时模块 (12)4.3.1 24进制源程序 (12)4.3.2 60进制源程序 (14)4.4显示模块 (16)4.4.1段位显示源程序 (16)4.4.2位选源程序 (17)4.5 报时模块 (19)5 结论 (22)致谢 (23)参考文献 (24)1引言我们已经进入了数字化和信息化的时代，其特点是各种数字产品的广泛应用。

现代数字产品在性能提高、复杂度增大的同时，其更新换代的步伐也越来越快，实现这种进步的因素在于生产制造技术和电子设计技术的进步。

PLD器件和EDA技术的出现，改变了这种传统的设计思路，使人们可以立足于PLD芯片来实现各种不同的功能，新的设计方法能够由设计者自己定义器件内部逻辑和管脚，将原来由电路板设计完成的工作大部分放在芯片的设计中进行。

这样不仅可以通过芯片设计实现各种逻辑功能，而且由于管脚定义的灵活性，减轻了原理图和印制板设计的工作量和难度，增加了设计的自由度，提高了效率。

同时这种设计减少了所需芯片的种类和数量，缩小了体积，降低了功耗，提高了系统的稳定性。

本课题是以PLD芯片为主体，由三极管做驱动电路，两个四位一体数码管做显示的简单数字钟。

1、以数字形式显示时、分、秒的时间；2、要求手动校时、校分3、整点报时，高频响；4、时与分显示之间的横杠常亮；6、各单元模块设计即可采用原理图方式也可以用Quartus II程序进行设计。

本系统硬件主要有三大模块组成：微处理器系统、显示模块、按键控制3.1微处理器系统本系统的微处理器采用CPLD芯片 ,其编写简单，操作方便。

使用性高3.2键盘控制其中S1为调节分，S2为调节时。

3.3显示模块由2个四位一体数码管做为显示，由多个PNP三极管做为驱动电路，防止电流过大损坏芯片。

在显示处管脚加有限流电阻。

3.4闹铃功能三极管做电路驱动，借CPLD芯片电源来使喇叭在规定时间内响起。

4软件设计CPLD软件系统主要包括分频模块，秒分时模块，制数位选模块，显示模块。

内部各功能模块：FREQ分频模块：整点报时用的1kH与500Hz的脉冲信号，这里的输入信号是1KHz信号，所以只要一个二分频即可；时间基准采用1Hz输入信号直接提供（当然也可以分频取得，这里先用的是分频取得的信号，后考虑到精度问题而采用硬件频率信号。

秒计数模块：60进制，带有进位和清零功能的，输入为1Hz脉冲和低电平有效的清零信号CLR，输出秒个位、时位及进位信号CO。

分计数模块：60进制，带有进位和置数功能的，输入为1Hz脉冲和高电平有效的使能信号EN，输出分个位、时位及进位信号CO。

时计数模块：24进制，输入为1Hz脉冲和高电平有效的使能信号EN，输出分个位、时位。

扫描模块：输入为秒（含个／十位）、分、时、扫描时钟CLK1K，输出为D和显示控制信号SEL。

整点报时功能模块：输入为分／秒信号，输出为高频声控4.1总体程序流程图4.24.2 分频模块分频模块，给予电路所需要的频率4.2.1 5分频源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fenpin5 isport(clk:in std_logic;rst:in std_logic;co:out std_logic);end fenpin5;architecture behave of fenpin5 issignal tem2:std_logic_vector(3 downto 0);beginprocess(clk,rst)begintem2<="0000";elsif clk'event and clk='1'thenif tem2="0100"thentem2<="0000";co<='1';elsetem2<=tem2+1;co<='0';end if;end if;end process;end behave;4.2.2 10分频源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fenpin10 isport(clk:in std_logic;rst:in std_logic;co: out std_logic);end fenpin10;architecture behave of fenpin10 issignal tem2:std_logic_vector(3 downto 0); beginprocess(clk,rst)begintem2<="0000";elsif clk'event and clk='1' then if tem2="1001"thentem2<="0000";co<='1';elsetem2<=tem2+1;co<='0';end if;end if;end process;end behave;4.2.3 100分频源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fenpin100 isport(clk:in std_logic;rst:in std_logic;co: out std_logic);end fenpin100;architecture behave of fenpin100 issignal tem1:std_logic_vector(3 downto 0); signal tem2:std_logic_vector(3 downto 0);beginprocess(clk,rst)beginif(rst='0')thentem1<="0000";tem2<="0000";elsif clk'event and clk='1' then if tem1="1001"thentem1<="0000";if tem2="1001"thentem2<="0000";co<='1';elsetem2<=tem2+1;co<='0';end if;elsetem1<=tem1+1;end if;end if;end process;end behave;4.3分秒时模块用24进制，60进制来做时钟的显示进位。

4.3.1 24进制源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fen24 isport(clk:in std_logic;rst:in std_logic;qout1: out std_logic_vector(3 downto 0);qout2: out std_logic_vector(3 downto 0);co:out std_logic);end fen24;architecture behave of fen24 issignal tem1:std_logic_vector(3 downto 0); signal tem2:std_logic_vector(3 downto 0); beginprocess(clk,rst)beginif(rst='1')thentem1<="0000";tem2<="0000";elsif clk'event and clk='1' thenif (tem2="0010"and tem1="0011")thentem1<="0000";tem2<="0000";co<='1';elseco<='0';if tem1="1001"thentem1<="0000";if tem2="1001"thentem2<="0000";elsetem2<=tem2+1;end if;elsetem1<=tem1+1;end if;end if;end if;qout1<=tem1;qout2<=tem2;end process;end behave;4.3.2 60进制源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fen60 isport(clk:in std_logic;rst:in std_logic;qout1: out std_logic_vector(3 downto 0); qout2: out std_logic_vector(3 downto 0); co:out std_logic);end fen60;architecture behave of fen60 issignal tem1:std_logic_vector(3 downto 0); signal tem2:std_logic_vector(3 downto 0); beginprocess(clk,rst)beginif(rst='1')thentem1<="0000";tem2<="0000";elsif clk'event and clk='1' thenif tem1="1001"thentem1<="0000";if tem2="0101"thentem2<="0000";co<='1';elsetem2<=tem2+1;co<='0';end if;elsetem1<=tem1+1;end if;end if;qout1<=tem1;qout2<=tem2;end process;end behave;4.4显示模块由位选模块和段位显示模块组成。