AD9516_3中文版资料

AD9516_3
----集成的2.0 GHz VCO的14路输出时钟发生器一、特征：
①低相位噪声，锁相环（PLL）
②片上VCO从1.75 GHz到2.25 GHz调谐
③外部可选的VCO / VCXO 高达2.4 GHz
④1个差分或2个单端参考输入
⑤接受LVPECL ，LVDS或CMOS 250 MHz的输出频率
⑥6双1.6 GHz的LVPECL输出，每对输出共享1到32位分频器与粗相位延
迟
⑦4对为800 MHz LVDS时钟输出，每对输出共用两个级联的粗相位延迟1
到32的分频器
⑧上电时所有输出自动同步可用手动输出同步64引脚LFCSP
二、介绍：
AD9516 -31集成了片上PLL和VCO，提供了多输出时钟分配功能，
具有亚皮秒级的抖动性能。

片上VCO从1.75 GHz到2.25 GHz调谐，芯片外
部可以使用高达2.4 GHz的VCO / VCXO 。

AD9516- 3侧重于低抖动和相位噪声数据转换器的性能最大化问
题，可以应用于对抖动和相位噪声要求很高的问题上。

三、应用
①低抖动，低相位噪声时钟分配
②10/40/100 Gb /秒的网络线卡，包括SONET
③同步以太网，OTU2/3/4
④前向纠错（G.710 ）
⑤高速时钟的ADCs, DACs, DDSs, DDCs, DUCs, MxFEs
⑥高性能无线收发器
⑦自动测试设备（ATE）和高性能仪器仪表
四、芯片的规格
（1）供应的电源：Vs=Vs_LVPECL=3.3 V ± 5%;Vs≤ Vcp≤ 5.25 V; Ta= 25°C; RSET = 4.12 kΩ; CPRSET = 5.1 kΩ
四、原理框图
AD9516-3具有6个LVPECL输出（三对），4个LVDS输出（两对）。

每个LVDS输出可配置为两个CMOS输出，LVPECL输出工作频率为1.6 GHz ，LVDS输出工作频率为800 MHz，CMOS输出工作频率为250 MHz。

每对输出都有分频器，能够设置所需的分频比和粗延迟(相位)。

LVPECL输出分频比范围是1~32，LVDS/CMOS输出分频比范围高达1024.
AD9516-3可在一个64引脚LFCSP封装，并且可以在3.3 V单电源下操作，一个独立的LVPECL电源可以从2.5 V到3.3 V （标称值），一个需要扩张电压范围的外部的VCO，可以通过连接到5 V的电荷泵电源（VCP）收纳。

AD9516-3规定的工作标准工业温度范围-40°C到+85° C.
详细的框图
五、工作原理
(1)配置: AD9516可以以几种方式进行配置，这些配置必须通过加载控制
寄存器的设置，每一节或函数必须被单独设置，通过设置相应的控制寄存器或寄存器中的相应位。

①高频时钟分配CLK或外部VCO > 1600 MHz ：AD9516 power-up默认配置具有PLL断电和输入的路由自动设定成使得CLK / CLK输入
端通过VCO分频器连接到分配部，这是一个分布模式，使外部输入到2400 MHz。

可以施加到通道分频器的最大频率为1600兆赫。

因此，在较高的输入频率到达通道分频器时，必须先进行分频。

此输入路由也可以被用于较低的输入频率，但在到达通道分频器之前允许的最低分频比数是2。

②内部VCO和时钟分配：当使用内部VCO和PLL ，VCO分频器必须采用确保呈现给信道分频器的频率不超过其规定的最大频率为1600 MHz。

内部PLL使用一个外部环路滤波器设置环路带宽。

外部环路滤波器环路的稳定性也是至关重要的。

使用内部VCO时，有必要进行校准的VCO （寄存器
0x018 [0]），以确保最佳的性能。

③当外部时钟源来分发或外部VCO / VCXO低于1600兆赫：绕过VCO分频器可用于配置，此配置不同，高频率的时钟分配-CLK或外部VCO > 1600 MHz的部分仅在该VCO分频器被绕过。

④锁相环（PLL）：AD9516包括片上锁相环（PLL ）、片上VCO 。

PLL 模块可以使用以片上VCO或外部VCO或VCXO建立一个完整的锁相环。

该PLL需要一个外部环路滤波器，它通常是由几个的电容器和电阻器。

这些配置和部件的环路滤波器的有助于建立作业PLL环路带宽和稳定性，AD9516 PLL产生的时钟频率从提供的参考频率是有用的。

这包括参考频率更高的频率转换为随后的划分及分布。

AD9516 PLL的灵活性和深度，使部分进行调整的功能在许多不同的应用程序和信号环境得以应用。

⑤鉴频鉴相器（PFD）在PFD需要从R计数器和N计数器的输入，并产生成比例的输出的相位和它们之间的频率差。

PFD包括一个控制的antibacklash脉冲宽度的可编程的延迟元件。

此脉冲确保在PFD中的传递函数没有死区和最小化的相位噪声。

（2）数字锁定检测（DLD）
通过选择适当的输出通过每个引脚的复用，DLD功能可以用于LD ，STATUS，和REFMON引脚。

DLD电路表示锁定在PFD输入的上升沿的时间差小于指定值（锁定阈值时）。

当时间差超过一个特定值（解锁阈值）表示一个锁的损失。

请注意，解锁阈值比锁定阈值宽，它允许一些相位误差超过锁定窗口发生而不锁定指示器上的颤动。

锁定检测窗口时间取决于三个设置：数字锁定检测窗口位、防游隙的脉冲宽度设定、锁定检测计数器。

锁定检测正常工作期间的PFD频率必须大于解锁阈值。

连续PFD周期所需的锁的数量是可编程的
（3）时钟分配：
一个时钟通道由一对（或CMOS的情况下，在双对）都有一个共同的分频器的输出。

一个时钟输出包含了连接到输出引脚的驱动程序，时钟输出LVPECL或LVDS / CMOS 信号电平的引脚
AD9516有5个时钟通道：三个通道都LVPECL（6路输出），两个通道的LVDS / CMOS（高达4个LVDS输出，或者多达八个CMOS输出）。

每个通道都具有其自己的可编程分频器，将时钟频率施加到其输入端。

LVPECL通道分频器可以任何整数除以从2到32 ，每个LVDS / CMOS通道分频器采用级联配置这两个分频块。

总的分频信道是产品的级联分频器的分频值，这允许分频值（1〜32）×（1〜32 ），或最高达1024 （注意，这是并不是所有的值从1到1024 ，只是该产品的两个分频器相乘的数字）。

VCO分频器可以被设置为除以2，3，4，5 ，或6 。

如果是大于1600兆赫，外部时钟信号连接到CLK输入还需要VCO分频器的频率的信号，
（4）复位模式 ①上电复位启动条件，当VS 应用
②通过RESET 引脚的异步复位
③通过软复位寄存器0x000 [2]
六、应用的相关信息
考虑一个理想的ADC ，无限的分辨率，其中步长和量化误差可以忽略不计，可用的SNR 可以近似表示
SNR （db ）=20log(1/(2))pi tj ⨯⨯⨯
fa 是进行数字化处理的最高模拟频率
tj 是rms 抖动的采样时钟
要求采样时钟抖动的模拟频率的函数和有效比特数（ENOB ）
：。