实验引脚图和真值表

数字电路实验报告

数字电路实验报告姓名：张珂班级：10级8班学号：2010302540224实验一：组合逻辑电路分析一．实验用集成电路引脚图1．74LS00集成电路2．74LS20集成电路二、实验内容1、组合逻辑电路分析逻辑原理图如下：U1A 74LS00NU2B74LS00NU3C74LS00N X12.5 VJ1Key = Space J2Key = Space J3Key = Space J4Key = SpaceVCC5VGND图1.1组合逻辑电路分析电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平；逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。

真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1表1.1 组合逻辑电路分析真值表实验分析：由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。

2、密码锁问题：密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。

试分析下图中密码锁的密码ABCD 是什么？密码锁逻辑原理图如下：U1A74LS00NU2B74LS00NU3C 74LS00NU4D 74LS00NU5D 74LS00NU6A74LS00N U7A74LS00NU8A74LS20D GNDVCC5VJ1Key = SpaceJ2Key = SpaceJ3Key = SpaceJ4Key = SpaceVCC5VX12.5 VX22.5 V图 2 密码锁电路分析实验真值表记录如下：实验真值表 A B CD X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 11 10 1表1.2 密码锁电路分析真值表实验分析：由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。

74LS74内部结构_引脚图_管脚_逻辑图(双D触发器)、原理图和真值表以及

74LS74内部结构引脚图管脚逻辑图(双D触发器)、原理图和真值表以及波形图分析下面介绍一下74ls74，74ls74内部结构，74ls74引脚图，74ls74管脚图，74ls74逻辑图。

在TTL电路中，比较典型的d触发器电路有74ls74。

74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路。

(图点击，或下载后可放大)(图点击，或下载后可放大)----------------------原理图和真值表以及波形图分析边沿D 触发器:负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿D触发器也称为维持-阻塞边沿D触发器。

电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。

2.当CP由0变1时触发器翻转。

这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G 6的输出状态决定。

Q3=Q5=D，Q4=Q6=D。

由基本RS触发器的逻辑功能可知，Q=D。

3.触发器翻转后，在CP=1时输入信号被封锁。

这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G 5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。

74ls138管脚图及功能真值表

74ls138引脚图74HC138管脚图:74LS138为3 线－8 线译码器，共有54/74S138和54/74LS138两种线路结构型式，其工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。

利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。

若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。

如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。

当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。

71LS138有三个附加的控制端、和。

当、时，输出为高电平（S＝1），译码器处于工作状态。

否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。

这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。

在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。

这就不难理解为什么把叫做地址输入了。

例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。

【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。

74LS74内部结构-引脚图-管脚-逻辑图(双D触发器)、原理图和真值表以及波形图分析

74LS74内部结构引脚图管脚逻辑图(双D触发器)、原理图和真值表以及波形图分析下面介绍一下74ls74，74ls74内部结构，74ls74引脚图，74ls74管脚图，74ls74逻辑图。

在TTL电路中，比较典型的d触发器电路有74ls74。

74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路。

(图点击，或下载后可放大)(图点击，或下载后可放大)----------------------原理图和真值表以及波形图分析边沿D 触发器:负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿D触发器也称为维持-阻塞边沿D触发器。

电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。

2.当CP由0变1时触发器翻转。

这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G 6的输出状态决定。

Q3=Q5=D，Q4=Q6=D。

由基本RS触发器的逻辑功能可知，Q=D。

3.触发器翻转后，在CP=1时输入信号被封锁。

这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G 5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。

74LS74内部结构-引脚图-管脚-逻辑图(双D触发器)、原理图和真值表以及波形图分析

74LS74内部结构引脚图管脚逻辑图(双D触发器)、原理图和真值表以及波形图分析下面介绍一下74ls74，74ls74内部结构，74ls74引脚图，74ls74管脚图，74ls74逻辑图。

在TTL电路中，比较典型的d触发器电路有74ls74。

74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路。

(图点击，或下载后可放大)(图点击，或下载后可放大)----------------------原理图和真值表以及波形图分析边沿D 触发器:负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿D触发器也称为维持-阻塞边沿D触发器。

电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。

2.当CP由0变1时触发器翻转。

这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G 6的输出状态决定。

Q3=Q5=D，Q4=Q6=D。

由基本RS触发器的逻辑功能可知，Q=D。

3.触发器翻转后，在CP=1时输入信号被封锁。

这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G 5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。

74LS74内部结构_引脚图_管脚_逻辑图(双D触发器)、原理图和真值表以及波形图分析

74LS74内部结构引脚图管脚逻辑图(双D触发器)、原理图和真值表以及波形图分析下面介绍一下74ls74，74ls74内部结构，74ls74引脚图，74ls74管脚图，74ls74逻辑图。

在TTL电路中，比较典型的d触发器电路有74ls74。

74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路。

(图点击，或下载后可放大)(图点击，或下载后可放大)----------------------原理图和真值表以及波形图分析边沿D 触发器:负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿D触发器也称为维持-阻塞边沿D触发器。

电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。

2.当CP由0变1时触发器翻转。

这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G 6的输出状态决定。

Q3=Q5=D，Q4=Q6=D。

由基本RS触发器的逻辑功能可知，Q=D。

3.触发器翻转后，在CP=1时输入信号被封锁。

这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G 5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。

74LS74内部结构-引脚图-管脚-逻辑图(双D触发器)、原理图和真值表以及波形图分析

74LS74内部结构引脚图管脚逻辑图(双D触发器)、原理图和真值表以及波形图分析下面介绍一下74ls74，74ls74内部结构，74ls74引脚图，74ls74管脚图，74ls74逻辑图。

在TTL电路中，比较典型的d触发器电路有74ls74。

74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路。

(图点击，或下载后可放大)(图点击，或下载后可放大)----------------------原理图和真值表以及波形图分析边沿D 触发器:负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿D触发器也称为维持-阻塞边沿D触发器。

电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。

2.当CP由0变1时触发器翻转。

这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G 6的输出状态决定。

Q3=Q5=D，Q4=Q6=D。

由基本RS触发器的逻辑功能可知，Q=D。

3.触发器翻转后，在CP=1时输入信号被封锁。

这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G 5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。

实验引脚图和真值表

机电工程学院数字电路实验IC参考手册本手册包含下列IC芯片（共15 种）：74HC00、74HC01、74HC125、74HC138、74HC20、74HC153、74HC32 74HC283、74HC04、74HC86、74HC74、74HC76、74HC90、74HC194 555定时器、74HC161。

1．74HC00(四二输入与非门)74HC00引脚图74HC00真值表2．74HC01(四二输入与非门，OC输出)74HC01引脚图74HC01真值表3．74HC125（四三态门）74HC125引脚图74HC125真值表4．74HC138(3-8译码器)74HC138引脚图74HC138真值表5．74HC20（双4输入与非门）74HC20引脚图74HC20真值表6．74HC153(双四选一数据选择器)74HC153引脚图74HC153真值表7．74HC32(四2输入端或门)74HC32引脚图74HC32真值表8．74HC283(4位二进制全加器)74HC283引脚图74HC283真值表9．74HC04(六位反相器)74HC04引脚图74HC04真值表10．74HC86(四2输入端异或门)74HC86引脚图74HC86真值表11．74HC74(双上升沿D型触发器)74HC74引脚图74HC74真值表12．74HC76(双j-k触发器)74HC76引脚图74HC76真值表13．74HC90(二/五分频十进制计数器)74HC90引脚图74HC90真值表14．74HC194(4位并入/串入-并出/串出移位寄存)74HC194引脚图74HC194真值表15．555定时器555引脚图16.74ls4717. 74hc161。

6n137引脚图参数特性真值表及应用注意事项

高速光电耦合器(光耦)6N137引脚图,参数,特性,真值表及应用注意事项6N137光耦合器是一款用于单通道的高速光耦合器，其内部有一个850 nm波长AlGaAs LED和一个集成检测器组成，其检测器由一个光敏二极管、高增益线性运放及一个肖特基钳位的集电极开路的三极管组成。

具有温度、电流和电压补偿功能，高的输入输出隔离，LSTTL/TTL兼容，高速(典型为10MBd)，5mA的极小输入电流。

其工作原理是: 6N137的结构原理如图1所示，信号从脚2和脚3输入，发光二极管发光，经片内光通道传到光敏二极管，反向偏置的光敏管光照后导通，经电流-电压转换后送到与门的一个输入端，与门的另一个输入为使能端，当使能端为高时与门输出高电平，经输出三极管反向后光电隔离器输出低电平。

当输入信号电流小于触发阈值或使能端为低时，输出高电平，但这个逻辑高是集电极开路的，可针对接收电路加上拉电阻或电压调整电路。

6N137特性：①转换速率高达10MBit/s;②摆率高达10kV/us;③扇出系数为8;④逻辑电平输出;⑤集电极开路输出;6N137电气参数：•最大输入电流，低电平：250uA•最大输入电流，高电平：15mA•最大允许低电平电压(输出高)：0.8v•最大允许高电平电压：Vcc•最大电源电压、输出：5.5V•扇出(TTL负载)：8个(最多)•工作温度范围：-40°C to +85°C•典型应用：高速数字开关，马达控制系统和A/D转换等6N137引脚图及内部结构6N137光耦合器的内部结构、管脚如图1所示。

6N137光电耦合器的真值表如表1所示：6N137光耦合器的真值表输入使能输出H H LL H HH L HL L HHLNCL NC H6N137典型应用电路6N137典型应用电路如图2所示，若以脚2为输入，脚3接地，则真值表如附表所列，这相当于非门的传输，若希望在传输过程中不改变逻辑状态，则从脚3输入，脚2接高电平。

cd4511引脚图管脚图及功能真值表

cd4511引脚图管脚图及功能真值表显⽰译码器CD4511CD4511是⼀个⽤于驱动共阴极 LED （数码管）显⽰器的 BCD 码—七段码译码器，特点如下：具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较⼤的拉电流。

可直接驱动LED显⽰器。

⽤CD4511实现LED与单⽚机的并⾏接⼝⽅法如下图：（略）CD4511 引脚图其功能介绍如下：BI：4脚是消隐输⼊控制端，当BI=0 时，不管其它输⼊端状态如何，七段数码管均处于熄灭（消隐）状态，不显⽰数字。

LT：3脚是测试输⼊端，当BI=1，LT=0 时，译码输出全为1，不管输⼊DCBA 状态如何，七段均发亮，显⽰“8”。

它主要⽤来检测数码管是否损坏。

LE：锁定控制端，当LE=0时，允许译码输出。

LE=1时译码器是锁定保持状态，译码器输出被保持在LE=0时的数值。

A1、A2、A3、A4、为8421BCD码输⼊端。

a、b、c、d、e、f、g：为译码输出端，输出为⾼电平1有效。

CD4511的内部有上拉电阻，在输⼊端与数码管笔段端接上限流电阻就可⼯作。

1. CD4511的引脚CD4511具有锁存、译码、消隐功能，通常以反相器作输出级，通常⽤以驱动LED。

其引脚图如3-2所⽰。

各引脚的名称：其中7、1、2、6分别表⽰A、B、C、D；5、4、3分别表⽰LE、BI、LT；13、12、11、10、9、15、14分别表⽰ a、b、c、d、e、f、g。

左边的引脚表⽰输⼊，右边表⽰输出，还有两个引脚8、16分别表⽰的是VDD、VSS。

2. CD4511的⼯作原理1. CD4511的⼯作真值表如表3-22. 锁存功能译码器的锁存电路由传输门和反相器组成,传输门的导通或截⽌由控制端LE的电平状态。

当LE为“0”电平导通，TG2截⽌；当LE为“1”电平时，TG1截⽌，TG2导通，此时有锁存作⽤。

如图3-3（3）译码CD4511译码⽤两级或⾮门担任，为了简化线路，先⽤⼆输⼊端与⾮门对输⼊数据B、C进⾏组合，得出、、、四项，然后将输⼊的数据A、D⼀起⽤或⾮门译码。

实验4 双向计数器设计

实验四双向计数器设计一、实验目的学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL 设计技术；掌握双向异步清零计数器（加/减1器）的设计方法。

二、设计描述及方法1．设计电路的接口描述。

图5-1双向含异步清0和同步时钟使能的4位加法器管脚图如图5-1，引脚说明如下： • clk 是计数端口；• reset 是异步清零信号，高电平有效；• enable 是使能端，当它为高电平时，才能将加1器的输出值加载到锁存器的数据端 • dir 是加减操作的控制选择，高电平加1器；低电平减1器 • yout[3..0]是四位数据输出端，通过锁定数码管用以显示输出数据； •cout 是计数溢出端。

2．真值表。

如表5-1所示：表5-1 双向含异步清0和同步时钟使能的4位加法器真值表3．电路设计基本方法To 7-segment decoder To a LED这是一个单时钟十六进制计数器；“双向”指的是加1还是减1操作，可以用语句if dir=’1’then …else实现；“异步清零”指的是只要reset为高电平，立即清零，而不需要等待时钟脉冲（计数脉冲）到来；“同步时钟使能”是指当enable有效时还不能立即把内部输出值加载到锁存器的数据端，而是需要等到下一个时钟，在时钟信号的控制下再相应。

三、设计步骤完成计数器的VHDL描述，并对其进行波形仿真，确定结果正确。

四、硬件验证(选做)1．选择实验电路结构5对该设计进行硬件验证。

在该实验电路结构中，将键8（PIO7）对应为reset控制信号，键7（PIO6）对应为enable控制信号，键6（PIO5）对应为dir控制信号，yout是计数输出接数码1（PIO19-PIO16，低位靠右），计数溢出cout接发光管D8（PIO15）；时钟clk接clock0，通过短路帽选择4Hz信号。

2．查阅系统引脚对照表，完成引脚锁定。

3．重新编译成功后，完成器件的下载配置。

74ls147引脚图管脚图和功能真值表

74ls147引脚图管脚图和功能真值表优先编码器是当多个输入端同时有信号时,电路只对其中优先级别最高的输入信号进行编码。

常用的集成优先编码器IC有10线-4线、8线-3线两种。

10线-4线优先编码器常见的型号为54/74147、54/74LS147，8线-3线优先编码器常见的型号为54/74148、54/74LS148。

下面我们以TTL中规模集成电路74LS147为例介绍8421→BCD码优先编码器的功能。

10线-4线8421 BCD码优先编码器74LS147的真值表见表3.5。

74LS147的引脚图如图3.5所示，其中第9脚NC为空。

74LS147优先编码器有9个输入端和4个输出端。

某个输入端为0，代表输入某一个十进制数。

当9个输入端全为1时，代表输入的是十进制数0。

4个输出端反映输入十进制数的BCD码编码输出。

74LS147优先编码器的输入端和输出端都是低电平有效，即当某一个输入端低电平0时，4个输出端就以低电平0的输出其对应的8421 BCD编码。

当9个输入全为1时，4个输入出也全为1，代表输入十进制数0的8421 BCD编码输出。

表3.5 74LS147的真值表数字电路CD4511的原理（引脚及功能）CD4511是一个用于驱动共阴极 LED （数码管）显示器的 BCD 码—七段码译码器，特点：具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流。

可直接驱动LED显示器。

CD4511 是一片 CMOS BCD—锁存/7 段译码/驱动器，引脚排列如图 2 所示。

其中a b c d 为 BCD 码输入，a为最低位。

LT为灯测试端，加高电平时，显示器正常显示，加低电平时，显示器一直显示数码“8”，各笔段都被点亮，以检查显示器是否有故障。

BI为消隐功能端，低电平时使所有笔段均消隐，正常显示时， B1端应加高电平。

另外 CD4511有拒绝伪码的特点，当输入数据越过十进制数9(1001)时，显示字形也自行消隐。

74HC138应用,讲得真的很清楚、很明白。

74HC138资料及应用一、74HC138管脚图E3、E2、E1是使能输入端，E1和E2低电平有效，E3高电平有效。

A0、 A1和A3是控制输入端，由他们的组合决定Y的输出。

Y0——Y7是输出端，输出低电平，同一时刻八个Y之中只有一个输出有效。

74HC138图二、真值表三、引脚接法及应用举例（一）74HC138连接图（1）接法如上图中所示，一般1.E3 接电源、E2、E1接地；2.管脚A、B、C接单片机P口的控制信号；3.Y0——Y7接输出对象。

（2）应用举例上图中，输入管脚A、B、C分别由P1.0、P1.1、P1.2信号控制，Y0——Y7输出做其他芯片的片选信号。

根据真值表，当P1.0=0、P1.1=0 、P1.2=0时，Y0=0，CS1=0，选通62256芯片；同理，当P1.0=1、P1.1=0 、P1.2=0时，Y1=0，CS2=0，选通DS12887芯片。

其他依次类推。

（二）E3 接高、E2、E1接地。

一个简易程序：138译码器实验控制跑马灯#include <reg51.h>sbit HC138A = P2^2; //定义译码器输入端A 在 P2.2 管脚上sbit HC138B = P2^3; //定义译码器输入端B 在 P2.3 管脚上sbit HC138C = P2^4; //定义译码器输入端C 在 P2.4 管脚上void delay(unsigned int i){unsigned char j;for(i; i > 0; i--)for(j = 255; j > 0; j--);}main(){// 点亮第一个LED灯HC138C = 0; HC138B = 0; HC138A = 0; delay(1500); //延时// 点亮第二个LED灯HC138C = 0; HC138B = 0; HC138A = 1; delay(1500); //延时// 点亮第三个LED灯HC138C = 0; HC138B = 1; HC138A = 0; delay(1500);// 点亮第四个LED灯HC138C = 0; HC138B = 1; HC138A = 1; delay(2000);// 点亮第五个LED灯HC138C = 1; HC138B = 0; HC138A = 0;delay(1500);// 点亮第六个LED灯HC138C = 1; HC138B = 0; HC138A = 1; delay(1500);HC138C = 1; HC138B = 1; HC138A = 0; delay(1500);HC138C = 1; HC138B = 1; HC138A = 1; delay(1500);}。

74LS74内部结构-引脚图-管脚-逻辑图(双D触发器)、原理图和真值表以及波形图分析

74LS74内部结构引脚图管脚逻辑图(双D触发器)、原理图和真值表以及波形图分析下面介绍一下74ls74，74ls74内部结构，74ls74引脚图，74ls74管脚图，74ls74逻辑图。

在TTL电路中，比较典型的d触发器电路有74ls74。

74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路。

(图点击，或下载后可放大)(图点击，或下载后可放大)----------------------原理图和真值表以及波形图分析边沿D 触发器:负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿D触发器也称为维持-阻塞边沿D触发器。

电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD =0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6 =Q5=D。

2.当CP由0变1时触发器翻转。

这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。

Q3=Q5=D，Q4=Q6=D。

由基本RS触发器的逻辑功能可知，Q =D。

3.触发器翻转后，在CP=1时输入信号被封锁。

这是因为G3和G4打开后，它们的输出Q 3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。