数字逻辑实验内容和芯片引脚图
实验电路结构图及芯片引脚对应表
实验电路结构图及芯片引脚对应表NO.0实验电路结构图HEXPIO2PIO3PIO4PIO5PIO7PIO6D1D2D3D4D5D6D7D8D16D15D14D13D12D11数码1数码2数码3数码4数码5数码6数码7数码8S P E A K E R扬声器译码器译码器译码器译码器译码器译码器译码器译码器FPGA/CPLD PIO15-PIO12PIO11-PIO8PIO7--PIO2HEX 键1键2键3键4键5键6键7键8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16目标芯片附图2-2 实验电路结构图NO.0附图2-3 实验电路结构图NO.1附图2-4 实验电路结构图NO.2ʵÑéµç·½á¹¹Í¼NO.3ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷D9D16D15D14D13D12D11D10D8D7D6D5D4D3D2D1PIO8PIO9PIO10PIO11PIO12PIO13PIO14PIO15S P E A K E RÑïÉùÆ÷12345678Ä¿±êоƬFPGA/CPLD PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7¼ü1¼ü2¼ü3¼ü4¼ü5¼ü6¼ü7¼ü8PIO15-PIO8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16附图2-5 实验电路结构图NO.3附图2-6 实验电路结构图NO.4GNDPIO45PIO46513PS/2接口VCCJ74接PC 机串行通讯接口接口电路单片机接口电路235RS-232B412MHZA键复位P34P33P32X1X2P31P30P35RST GND12345678910VCCPIO11PIO12PIO13PIO14AT89C2051EU3P37P10P11P12P13P14P15P16P17VCC 11121314151617181920PIO15PIO24PIO25PIO26PIO27PIO28PIO29PIO30PIO317.2K P29->A14)27512(PIN30->VCC,PIN3->A15,PIN29->WE)628128(PIN30->VCC,PIN3->A14,RAM/ROMP29->WE)62256(PIN30->VCC,PIN3->A14,6264(PIN30->VCC,PIN29->WR)PIN30->A17,PIN3->A15,PIN29->A14)29C040(PIN31->WE,PIN1->A18,PIN3->A15,PIN29->A14)27040(PIN31->A18,PIN30->A17,PIN29->A14)27020(PIN30->A17,PIN3->A15,P29->A14)27010(PIN30->VCC,PIN3->A15,PIO40PIO41PIO42PIO43PIO44R78 200R77 200R76 20010548761413321 视频接口VGA J6A18/A19A18/A15/WE PIO49VCC SLA17RAM_ENVCC GND SLRAMPIO26PIO25PIO24PIO32PIO33PIO34PIO35PIO36PIO37PIO38PIO39PIO14PIO47PIO10PIO48PIO9PIO46PIO45PIO11PIO12PIO13PIO8PIO15PIO31PIO30PIO29PIO28PIO273231302928272625242322212019181716151413121110987654321VCC GND2708027040270202701027512272562764628128622566264VCC A17/VCC WR/A14A13A8A9A11OE A10CS1D7D6D5D4D3GND D2D1D0A0A1A2A3A4A5A6A7A12A14(A15)A1610K VCCVR1PIO31PIO29PIO30PIO28PIO27PIO26PIO25PIO24131415164D7D6D5D4D35D26D1D07PIO37+5JP251pFC27JP2(COMP)COMP LM311VCC10K -12+124823TL082/1AIN0AOUT1021035.1KR72765TL082/2841+12-12滤波0滤波1FITCOMMEU2DAC0832118171032WR1FB93211IOUT1IOUT212/CS WR2XFER A GND D GNDVREF8VCC 20VCCJP2(1/2,3/4)D1PIO8D2D3D4D5D6D7D8PIO9PIO10PIO11PIO12PIO15PIO14PIO13实验电路结构图NO.5S P E A K E R扬声器FPGA/CPLD 目标芯片12345678D16D15D14D13D12D11D10D9PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器译码器译码器译码器PIO15-PIO8PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7键1键2键3键4键5键6键7键8P I O 8J P 2(5/6)P I O 8(23)(24)1216272610C L O C K 750K H Z A F I T102C 30103C 29P I O 37P I O 35C O M MC O M PA D E O C A D E NJ P 22018161412108642191715131197531021+5V A I N 0A I N 1r e f (-)r e f (+)I N -1I N -06922257171415818192021E U 1A D C 0809P I O 16P I O 17P I O 18P I O 19P I O 20P I O 21P I O 22P I O 23P I O 32P I O 33P I O 35P I O 34m s b 2-12-22-32-42-52-62-7l s b 2-8E O C A D D -A A D D -B A D D -C A L E E N A B L E S T A R T附图2-7 实验电路结构图NO.5附图2-8 实验电路结构图NO.6D16D15D14D13D12D11D9D8PIO47D7PIO46D6PIO45D5PIO44D4PIO43D3PIO42D2PIO41PIO40D1NO.7实验电路结构图S P E A K E R扬声器FPGA/CPLD 目标芯片12345678PIO0PIO2PIO3PIO4PIO5PIO6PIO7单脉冲单脉冲单脉冲键1键2键3键4键5键6键7键8PIO47-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器译码器附图2-9 实验电路结构图NO.7附图2-10 实验电路结构图NO.8附图2-11 实验电路结构图NO.9附图2-12 实验电路结构图NO.BD22D21D20D19D18D17VCC87654321SDA （PIO79）SCL （PIO78）24C01GNDVCCPIO77PIO766PS/254321GNDVCCD-（PIO76）D+（PIO77）SLAVEUSB GND键12键11键9键1010K X 4PIO75PIO74PIO72PIO73VCCP I O 71P I O 76P I O 77P I O 70P I O 69P I O 68数码14数码13数码12数码11数码10数码9PIO67PIO66PIO65PIO64PIO63PIO62PIO61PIO60hg f e d c b a 888888附图2-13 实验电路结构图COM万能接插口与结构图信号/与芯片引脚对照表附录二：《EDA技术》部分实验参考源程序一、8位硬件加法器设计程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8 ISPORT ( CIN : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);S : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT : OUT STD_LOGIC );END ADDER8;ARCHITECTURE behav OF ADDER8 ISSIGNAL SINT : STD_LOGIC_VECTOR(8 DOWNTO 0);BEGINSINT <= ('0'& A) + B + CIN ;S <= SINT(7 DOWNTO 0); COUT <= SINT(8);END behav;选择实验电路NO.1验证此加法器的功能。
0级《数字逻辑电路》实验指导书 1
课程名称：数字逻辑电路实验指导书课时：8学时集成电路芯片一、简介数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图1－1所示。
识别方法是：正对集成电路型号（如74LS20）或看标记（左边的缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3，…依次排列到最后一般排在左上端，接地一脚（在左上角）。
在标准形TTL集成电路中，电源端VCC，7脚为GND。
若集端GND一般排在右下端。
如74LS20为14脚芯片，14脚为VCC成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。
二、TTL集成电路使用规则1、接插集成块时，要认清定位标记，不得插反。
2、电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用Vcc＝＋5V。
电源极性绝对不允许接错。
3、闲置输入端处理方法(1)悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。
但易受外界干扰，导致电路的逻辑功能不正常。
因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。
（也可以串入一只1～10KΩ的固定电阻）或接至某一固定(2)直接接电源电压VCC电压(＋2.4≤V≤4.5V)的电源上，或与输入端为接地的多余与非门的输出端相接。
(3)若前级驱动能力允许，可以与使用的输入端并联。
4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。
当R ≤680Ω时，输入端相当于逻辑“0”；当R≥4.7KΩ时，输入端相当于逻辑“1”。
对于不同系列的器件，要求的阻值不同。
5、输出端不允许并联使用（集电极开路门(OC)和三态输出门电路(3S)除外）。
否则不仅会使电路逻辑功能混乱，并会导致器件损坏。
6、输出端不允许直接接地或直接接＋5V电源，否则将损坏器件，有时为了使后，一般取R＝3～5.1K 级电路获得较高的输出电平，允许输出端通过电阻R接至VccΩ。
数字逻辑实验1(1)详解
数字逻辑实验
评分情况
平时成绩30%
预习10% 实验报告10% 实验操作（现场评分）10%
操作考试统认识、基本逻辑门逻辑实验
一、实验目的
熟悉dvcc实验仪、数字万用表的使用；熟 悉TTL中、小规模集成电路的外型、管脚 和使用方法；熟悉自锁紧导线的使用。
74**64系列
DM74S64N 74F64 HD74S64P MC74F64N
数字逻辑实验
附件1 实验所用芯片详细型号
74**28系列
SN74LS28N
数字逻辑实验
1A 1 1Y 2 2A 3 2Y 4 3A 5 3Y 6 GND 7
14 VCC 13 6A
12 6Y 11 5A 10 5Y 9 4A 8 4Y
74LS04 74HC04、
74HCT04 引脚图
注 ： 图 中 A 、 (B) 为 输 入 脚 ,Y 为 输 出 脚,VCC接5V电源,GND接地
数字逻辑实验
数字逻辑实验
六、实验连线及实验结果记录
4.系统认识实验
数字逻辑实验
调节实验序 号
调整实验自 动运行快慢
单步运行某 实验
KC2、KC1、 调节“+”、
KC0
“-”按钮
停止 任意
序号
KC2、KC1、 调节“+”、
KC0
“-”按钮
停止 任意
周期
KC2、KC1、 调节“+”
KC0 运行 单步 任意
初始实验序号及实验序号 前5次变动
初始实验周期及前5次变动
观察序号为实验1的单步运 行情况，记录其LS(输入) 灯、LR（输出）灯变化情 况
连续运行某 实验
数字逻辑实验指导书(multisim)
实验一集成电路的逻辑功能测试一、实验目的1、掌握Multisim软件的使用方法。
2、掌握集成逻辑门的逻辑功能。
3、掌握集成与非门的测试方法。
二、实验原理TTL集成电路的输入端和输出端均为三极管结构，所以称作三极管、三极管逻辑电路（Transistor -Transistor Logic ）简称TTL电路。
54 系列的TTL电路和74 系列的TTL电路具有完全相同的电路结构和电气性能参数。
所不同的是54 系列比74 系列的工作温度范围更宽，电源允许的范围也更大。
74 系列的工作环境温度规定为0—700C，电源电压工作范围为5V±5%V，而54 系列工作环境温度规定为-55—±1250C，电源电压工作范围为5V±10%V。
54H 与74H,54S 与74S 以及54LS 与74LS 系列的区别也仅在于工作环境温度与电源电压工作范围不同，就像54 系列和74 系列的区别那样。
在不同系列的TTL 器件中，只要器件型号的后几位数码一样，则它们的逻辑功能、外形尺寸、引脚排列就完全相同。
TTL 集成电路由于工作速度高、输出幅度较大、种类多、不易损坏而使用较广，特别对我们进行实验论证，选用TTL 电路比较合适。
因此，本实训教材大多采用74LS(或74)系列TTL 集成电路，它的电源电压工作范围为5V±5%V，逻辑高电平为“1”时≥2.4V，低电平为“0”时≤0.4V。
它们的逻辑表达式分别为：图1.1 分别是本次实验所用基本逻辑门电路的逻辑符号图。
图1.1 TTL 基本逻辑门电路与门的逻辑功能为“有0 则0，全1 则1”；或门的逻辑功能为“有1则1，全0 则0”；非门的逻辑功能为输出与输入相反；与非门的逻辑功能为“有0 则1，全1 则0”；或非门的逻辑功能为“有1 则0，全0 则1”；异或门的逻辑功能为“不同则1，相同则0”。
三、实验设备1、硬件：计算机2、软件：Multisim四、实验内容及实验步骤1、基本集成门逻辑电路测试 （1）测试与门逻辑功能74LS08是四个2输入端与门集成电路（见附录1），请按下图搭建电路，再检测与门的逻辑功能，结果填入下表中。
常用逻辑门电路的研究(一)A
实验内容
注意事项
集电极开路门
实验目的
实验原理
实验内容
注意事项
74LS03 引脚图
几种常用逻辑门的逻辑符号比较示例 标准 非门 与门 国标 或门 与非门 异或门
国外
三、实验内容
1、信号波形的测试
用信号源产生2KHZ方波，调整幅度，用示 方波，调整幅度， 用信号源产生
实验目的
波器实测峰峰值为 ，画出此波形。 波器实测峰峰值为4V，画出此波形。再用信号 实测峰峰值 源产生2KHZTTL信号，画出此波形，并与方波 TTL信号 画出此波形， 信号， 源产生 信号比较，得出相应结论。 信号比较，得出相应结论。
实验目的
这两个波形图，标出信号周期、 这两个波形图，标出信号周期、幅度和两信号 的相位关系。 的相位关系。
实验原理
实验内容
注意事项
四、注意事项
若出现故障，检测时因遵循以下步骤： 若出现故障，检测时因遵循以下步骤：
实验目的
1、检查电源及各使能端。 、检查电源及各使能端。 2、检查各集成块输入输出是否正常。 、检查各集成块输入输出是否正常。 （一级一级检查到集成块引脚，注意 一级一级检查到集成块引脚， 不要造成引脚短路。） 不要造成引脚短路。）
注意事项
二、实验原理
CMOS常用门电路 1. CMOS常用门电路
实验目的
四2 输入或非门
实验原理
实验内容
注意事项
CD4001 引脚图 F=A+B
四2 输入与非门
实验目的
实验原理
实验内容
注意事项
CD4011 引脚图
F= AB
六反相器
实验目的
实验原理
实验内容
数字电路实验报告-组合逻辑电路(1)—仪器的使用及竞争与险象的观测
数字逻辑电路实验实验报告学号：班级：姓名：实验1 组合逻辑电路（1）——仪器的使用和竞争险象的观测一实验内容1.1示波器测量探头补偿信号1.2示波器测量信号源输出的正弦波信号1.3示波器测量信号源输出的方波信号1.4测量示波器的带宽1.57400功能测试1.6竞争与险象的观测二实验原理2.1示波器的基本使用示波器是一种可显示电信号波形的测量工具，可按照显示信号的方式分为数字示波器和模拟示波器两类。
常用的数字示波器通过对模拟信号进行AD转换、采样、存储进而显示波形。
实验中使用的示波器为GDS2202E，有两个输入通道，带宽200MHz，其面板各分区的主要功能如下：1.垂直控制区：包含两通道的开关按钮、幅值量程调节旋钮、参考电平调节旋钮等，可调节两通道的垂直尺度和波形零点高度。
2.水平控制区：主要含时基调节旋钮和触发发位置调节旋钮，可以调节波形显示的时间尺度和触发点的水平位置。
3.触发控制区：可以配合菜单键调节触发电平、触发方式、触发边沿等，可选择自动或正常触发模式，或选择上升、下降或双边沿触发，可实现单次触发功能。
4.菜单区：可设置示波器耦合方式（交、直流和地）、带宽、幅值倍率等参数。
另外，示波器还提供了光标测量、信号参数测量等其他功能。
示波器探头有分压功能，可实现对输入信号的10:1幅值变换，借以实现更大的量程。
使用示波器观测稳定信号时，可使用Autoset键使波形稳定，或自行调节幅值、时基、触发等参数使波形稳定。
观察信号暂态时，则可使用单次触发模式，调节合适的触发参数以实现信号捕捉。
2.2信号源的基本使用信号发生器可用于以一定参数生成波形。
实验中使用的信号发生器为SDG2402X，可生成正弦波、方波、噪声波等常见波形和各种调制波形，有两个输出通道。
使用时，按下Waveforms键选择波形，之后可使用触摸屏幕、数字键、旋钮等配合方向键设置各种波形参数，之后按下对应通道的输出键即可使能输出。
2.3实验中粗略测量示波器带宽的原理分析一切实际系统均有上限截止频率，示波器也不例外。
数字逻辑实验报告 【个人完成版】
3）全加器/全减器相对半加器/半减器而言，考虑了进位/借位的情况，因此，输入端分别有三个，An（被加数/被减数），Bn（加数/减数）和Cn-1（低一位的进位/借位）。
1
0
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灭
0
1
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1
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1
1
亮
【实验结论】
74153双4选1数据选择器提供了很方便的数据选择，很好的验证了3、4人判决电路。
通过对数值比较器和数据选择器的测试，设计和实现，对集成电路数值比较器和数据选择器有了一定的熟悉，为进一步借助数值比较器和数据选择器的实验打下了基础。
3)用7400、7404、7432实现上题的多数表决器。
由：
可以设计电路图如下：
P1
P2
Y
P3Y
思考：如何设计一个2位数值比较器电路？
设计一个二位数值比较器
真值表：
A0
B0
A1
B1
数字电路与数字逻辑实验指导书-DE2版本
数字电路与数字逻辑实验指导书目录实验一：Quartus II软件操作 (3)实验二：数据选择器和译码器功能验证 (15)实验三：数据选择器和译码器应用 (18)实验四：触发器的应用 (20)实验五：计数器的功能验证 (22)实验六：计数器的应用 (23)实验七：寄存器的功能验证 (24)附录：................................................................................ 错误！未定义书签。
实验一：Quartus II软件操作实验目的和要求：1、了解并掌握QuartusII软件的使用方法。
2、了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。
3、了解并掌握EDA QuartusII中的原理图设计方法。
实验内容：本实验通过简单的例子介绍FPGA开发软件QuartusII的使用流程，包括图形输入法的设计步骤和仿真验证的使用以及最后的编程下载。
图形编辑输入法也称为原理图输入设计法。
用Quartus II的原理图输入设计法进行数字系统设计时，不需要了解任何硬件描述语言知识，只要掌握数字逻辑电路基本知识，就能使用QuartusII提供的EDA平台设计数字电路或系统。
QuartusII的原理图输入设计法可以与传统的数字电路设计法接轨，即把传统方法得到的设计电路的原理图，用EDA平台完成设计电路的输入、仿真验证和综合，最后编程下载到可编程逻辑器件(FPGA/CPLD)或专用集成电路(ASIC)中。
实验步骤：在QuartusII中通过原理图的方法，使用与门和异或门实现半加器。
第1步：打开QuartusII软件。
第2步：新建一个空项目。
选择菜单File->New Project Wizard，进入新建项目向导。
如下图所示，填入项目的名称“hadder”，默认项目保存路径在Quartus安装下，也可修改为其他地址，视具体情况而定。
数字电路实验芯片引脚图
数字电路实验芯片引脚图数字电路实验一、芯片引脚图真值表：二、组合逻辑电路实验设计题1．举重比赛有3个裁判，一个主裁判A和两个辅裁判B和C，杠铃完全举上的裁决由每个裁判按下自己的按键来决定。
当3个裁判判为成功或两个裁判（其中一个为主裁判）判为成功则成功绿色指示灯亮，否则红色指示灯亮。
试用74LS151设计此逻辑电路。
2．设输入数据为4位二进制数，当该数据能被3整除时绿色指示灯亮，否则红色指示灯亮。
试用74LS151设计此逻辑电路。
3．设输入数据为4位二进制数，当该数据能被5整除时绿色指示灯亮，否则红色指示灯亮。
试用74LS151设计此逻辑电路。
4．试设计一个四人表决器，当四个人中有3个人或4个人赞成时绿灯亮表示建议被通过，否则红灯亮表示建议被否决。
试用74LS151设计此逻辑电路。
5．设输入数据为4位二进制数，设计由此二进制数决定的偶校验逻辑电路，即当此二进制数中有偶数个1时绿色指示灯亮，否则红色指示灯亮。
试用74LS151设计此逻辑电路。
6．某楼道内住着A、B、C、D 四户人家，楼道顶上有一盏路灯。
请设计一个控制电路，要求A、B、C、D 都能在自己的家中独立地控制这盏路灯。
试用74LS151设计此逻辑电路。
7．用74LS151实现一个函数发生器，其功能是：当S1S0=00时，Y=AB；当S1S0=01时，Y=A+B；当S1S0=10时，Y=A B；当S1S0=11时，Y=。
试用74LS151设计此逻辑电路。
8．试用两片74LS151实现16选1数据选择器。
三、时序逻辑电路实验设计题1．用十进制计数－译码器CC4017设计一个8盏灯的流水灯电路。
2．用74LS161设计一个12进制的加1计数器。
其代码转换图为：0000→0001→0010→…→1011循环。
每循环一次产生一个进位脉冲。
3．用74LS161设计一个12进制的加1计数器。
其代码转换图为：0100→0101→0110→…→1111循环。
级《数字逻辑电路》实验指导书
课程名称：数字逻辑电路实验指导书课时：8学时集成电路芯片一、简介数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图1－1所示。
识别方法是：正对集成电路型号<如74LS20）或看标记<左边的缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3，…依次排列到最后一脚<在左上角）。
在标准形TTL集成电路中，电源端V一般排在左上CC，7脚为端，接地端GND一般排在右下端。
如74LS20为14脚芯片，14脚为VCCGND。
若集成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。
二、TTL集成电路使用规则1、接插集成块时，要认清定位标记，不得插反。
2、电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用Vcc＝＋5V。
电源极性绝对不允许接错。
3、闲置输入端处理方法(1> 悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。
但易受外界干扰，导致电路的逻辑功能不正常。
因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。
<也可以串入一只1～10KΩ的固定电阻）或接至某一 (2> 直接接电源电压VCC固定电压(＋2.4≤V≤4.5V>的电源上，或与输入端为接地的多余与非门的输出端相接。
(3> 若前级驱动能力允许，可以与使用的输入端并联。
4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。
当R ≤680Ω时，输入端相当于逻辑“0”；当R≥4.7 KΩ时，输入端相当于逻辑“1”。
对于不同系列的器件，要求的阻值不同。
5、输出端不允许并联使用<集电极开路门(OC>和三态输出门电路(3S>除外）。
否则不仅会使电路逻辑功能混乱，并会导致器件损坏。
6、输出端不允许直接接地或直接接＋5V电源，否则将损坏器件，有时为，一般取R 了使后级电路获得较高的输出电平，允许输出端通过电阻R接至Vcc＝3～5.1 KΩ。
数字电子技术第五章时序逻辑电路5计数器芯片-精选文档50页
一、常用中规模计数器芯片
（一）4位二进制同步加法计数器芯片74X161
引脚分布
逻辑符号
带引脚名的逻辑符号
内部逻辑电路图 简化符号
74X161的功能表
清零 预置数 使 能 CR LD ET EP
0
× ××
1
0
××
1
1
0×
1
1
×0
1
1
11
时钟 CP × ↑ × × ↑
十进制 “加” 计数器
同步（低电平有效） 同步（低电平有效）
4 位二进制“加” 计数器 同步（低电平有效） 同步（低电平有效）
单时钟可逆十进制计数器
无
异步（低电平有效）
单时钟可逆 4 位二进制计数器
无
异步（低电平有效）
双时钟可逆十进制计数器 异步（高电平有效） 异步（低电平有效）
双时钟可逆 4 位二进制计数器 异步（高电平有效） 异步（低电平有效）
（五）组成脉冲分配器Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
脉冲分配器是Y数7 Y6字Y5系Y4 Y统3 Y中2 Y1定Y0 时部件的组成部分，它
在时钟脉冲作用下，顺7序413地8 使每个输出1端输出Q3Q节2Q1拍Q0脉冲，
用以协调系统各部G分1 G2的AG2工B 作A2 A1 A0
RCO 74161
预置数据输入 D3 D2 D1 D0
输出 Q3 Q2 Q1 Q0
×××× 0 0 0 0
D CB A D CB A
××××
保持
××××
保持
××××
计数
工作模式
异步清零 同步置数 数据保持 数据保持 加法计数
数字逻辑实验 门电路组合逻辑设计
VCC
&
：
&
GND
1 23 45 6 7
图1-1 74LS20逻辑框图、逻辑符号及引脚排列
1、与非门的逻辑功能 与非门的逻辑功能为：当输入端中有一个或一个以上是低电平时，输出 端为高电平；只有当输入端全部为高电平时，输出端才是低电平。
逻辑表达式为： Y=ABCD
2.与非门的逻辑功能测试 1）逻辑电路及74LS20芯片逻辑功能测试的连接方法如图1-3所示。
一、实验目的
1、掌握中规模集成芯片数据选择器和译码器的逻辑功能和使 用方法
2、熟悉组合功能器件的应用
二、实验原理
1、数据选择器 数据选择器又叫多路选择器或多路开关，它是多输入，单输
出的组合逻辑电路。由地址码控制器多个数据通道。实现单 个通道数据输出，还可以实现数据传输与并串转换等多种功 能。 它基本是由三部分组成：数据选择控制（或称地址输入）、 数据输入电路和数据输出电路，它的种类多样有原码形式输 出、反码形式输出，现以74LS153为例进行应用设计。
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 01111111 10111111 11011111 11101111 11110111 11111011 11111101 11111110 11111111 11111111
SY70
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
YS1357026432
E
1
0
A B F1 F2
F2 = ABE = ABE
南北 东西 3、电路图：
╳╳ 0 0 A 0010
B
&
&&
& F1
0 0 1 0 1 E
数字逻辑实验内容及芯片引脚图
数字逻辑实验计划及要求（附录：实验所用芯片引脚图及功能说明）实验一逻辑门功能验证及应用电路实验1．实验目的：（1）了解并掌握基本逻辑门电路的逻辑功能；（2）熟悉基本逻辑门电路的应用；（3）熟悉三态门和OC门电路的应用；（4）学习实验台的使用方法。
2．实验所用器件：四二输入端与非门组件2片，型号为：74LS00四二输入端与非门(OC)组件1片，型号为：74LS01四二输入端或非门组件1片，型号为：74LS02二与或非门组件1片，型号为：74LS51四异或门组件1片，型号为：74LS86四三态门组件1片，型号为：74LS125排电阻（上拉电阻）3．预习要求：（1）查出实验用器件引脚功能，画出实验电路图；（2）复习TTL各逻辑门电路的工作原理；（3）按实验内容要求设计电路。
4．实验内容（1）测试实验所用器件的逻辑功能，填写真值表。
（2）用一片74LS00实现一2输入端异或门的功能。
（3）用一片74LS01及排电阻实现芯片74LS51的功能，做（AB+CD）’一组。
（4）用三态门组成两路总线传输电路。
5．实验要求记录各实验观察结果并与理论所得各真值表进行比较。
6．思考任何一逻辑电路均可分别用与非门，或非门，与或非门实现，为什么？实验二组合电路功能验证及应用电路实验1．实验目的：（1）熟悉常用组合逻辑芯片的功能；（2）掌握组合逻辑电路的设计方法。
2．实验所用器件3-8线译码器一片，型号为：74LS1388路数据选择器一片，型号为：74LS1514位数码比较器一片，型号为：74LS85四输入端与非门一片，型号为：74LS203．实验内容（1）74LS85，74LS151的功能。
（2）用一片74LS85及一片74LS00组成5位二进制数值比较器。
（3）用74LS138和74LS20组成一位全加器。
（4）用一片74LS151实现三人多数表决器。
4．实验要求记录各实验观察结果并与各器件功能表和一位全加器真值表进行比较。
TEC-8数字逻辑实验6-1详解
TEC-8
10
3:8线译码器真值表
输入
输
出
En IN2 IN1 IN0 0 x xx 1 000 1 001 1 010 1 011 1 100 1 101 1 110 1 111
Q7 Q6 Q5 Q4 Q3 Q 2 Q1 Q0
11
1 1111 1
11
1 1111 0
11
1 1110 1
11
1 1101 1
TEC-8
21
注意：扁平电缆进行插接或者拔出必须在关 电源后进行。另外，做实验时，应将短路 子DZ2短接，以使数码管正极接到+5V上； 实验结束后，将短路子DZ2断开。
TEC-8
22
实验报告要求 写出十进制计数器及其七段数码管显示系 统的VHDL语言设计方案。 写出本次实验的心得体会。
TEC-8
. g f e d c ba
TEC-8
19
EPM7128管脚锁定： 信号名 引脚号 信号方向 信号意义
QD
60 in
QD脉冲
CLR#
1
LG1-D0 44
in
复位低电平有效
out 数码管LG1的驱动信号
LG1-D1 45 out 数码管LG1的驱动信号
LG1-D2 46 out 数码管LG1的驱动信号
TEC-8
15
计数
0 1 2 3 4 5 6 7 8 9
TEC-8
十进制计数器计数顺序表
输出
Q3
Q2
Q1
0
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
数电实验 芯片引脚图
74LS00四2输入与非门
74LS04六反相器
74LS08四2输入与门
74LS20双4输入与非门
74LS54四2-3-3-2输入与或非门
74LS74双D触发器
74LS86四2输入异或门
74LS112双JK触发器
74LS1518选1数据选择器(互补输出)
74LS153双4选1数据选择器/多路选择器
74LS1383-8线译码器/多路转换器
74LS192同步可逆计数器(bcd,二进制)
74LS194四位双向通用移位寄存器
CD4001四2输入或非门
CC45114-7段锁存译码器/驱动器
DAC0832D/A转换器
ADC0809A/D转换器
μA741运算放大器
数字逻辑中物理器件功能及相关引脚介绍
74系列芯片引脚图资料大全收藏反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65异或门比较器LS86译码器LS138 LS139寄存器LS74 LS175 LS373反相器:Vcc 6A6Y5A5Y4A4Y六非门74LS04┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A）││1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1A1Y2A2Y3A3Y GND驱动器:Vcc 6A6Y5A5Y4A4Y┌┴—┴—┴—┴—┴—┴—┴┐│14 13 12 11 10 9 8│Y = A）│六驱动器(OC高压输出) 74LS07 │1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1A1Y2A2Y3A3Y GNDVcc -4C 4A4Y -3C 3A3Y┌┴—┴—┴—┴—┴—┴—┴┐_ │14 13 12 11 10 9 8│Y =A+C ）│四总线三态门74LS125 │1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘-1C 1A1Y -2C 2A2Y GNDVcc -G B1 B2 B3 B4 B8 B6 B7 B8┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐8位总线驱动器74LS245 │20 19 18 17 16 15 14 13 12 11│）│DIR=1 A=>B│ 1 2 3 4 5 6 7 8 9 10│DIR=0 B=>A└┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘DIR A1 A2 A3 A4 A5 A6 A7 A8 GND页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器正逻辑与门,与非门:Vcc 4B 4A4Y3B 3A3Y┌┴—┴—┴—┴—┴—┴—┴┐│14 13 12 11 10 9 8│Y = AB ）│2输入四正与门74LS08 │1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1A1B 1Y2A2B 2Y GNDVcc 4B 4A4Y3B 3A3Y┌┴—┴—┴—┴—┴—┴—┴┐__ │14 13 12 11 10 9 8│Y = AB ）│2输入四正与非门74LS00 │1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1A1B 1Y2A2B 2Y GNDVcc 1C 1Y3C 3B 3A3Y┌┴—┴—┴—┴—┴—┴—┴┐___ │14 13 12 11 10 9 8│Y = ABC ）│3输入三正与非门74LS10 │1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1A1B 2A2B 2C 2Y GNDVcc H G Y┌┴—┴—┴—┴—┴—┴—┴┐│14 13 12 11 10 9 8│）│8输入与非门74LS30│1 2 3 4 5 6 7│________└┬—┬—┬—┬—┬—┬—┬┘Y = ABCDEFGHA B C D E F GND页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器正逻辑或门,或非门:Vcc 4B 4A4Y3B 3A3Y┌┴—┴—┴—┴—┴—┴—┴┐2输入四或门74LS32│14 13 12 11 10 9 8│）│Y = A+B│ 1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1A1B 1Y2A2B 2Y GNDVcc 4Y4B 4A3Y3B 3A┌┴—┴—┴—┴—┴—┴—┴┐2输入四或非门74LS02│14 13 12 11 10 9 8│___）│Y = A+B│ 1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1Y1A1B 2Y2A2B GNDVcc 2Y2B 2A2D 2E 1F┌┴—┴—┴—┴—┴—┴—┴┐双与或非门74S51│14 13 12 11 10 9 8│_____）│2Y = AB+DE│ 1 2 3 4 5 6 7│_______└┬—┬—┬—┬—┬—┬—┬┘1Y = ABC+DEF1Y1A1B 1C 1D 1E GNDVcc D C B K J Y┌┴—┴—┴—┴—┴—┴—┴┐4-2-3-2与或非门74S64 74S65(OC门) │14 13 12 11 10 9 8│______________）│Y = ABCD+EF+GHI+JK│ 1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘A E F G H I GND页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器2输入四异或门74LS86Vcc 4B 4A4Y3Y3B 3A┌┴—┴—┴—┴—┴—┴—┴┐│14 13 12 11 10 9 8│）│_ _│ 1 2 3 4 5 6 7│Y=AB+AB└┬—┬—┬—┬—┬—┬—┬┘1A1B 1Y2Y2A2B GND8*2输入比较器74LS688_Vcc Y B8 A8 B7 A7 B6 A6 B5 A5┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐8*2输入比较器74LS688│20 19 18 17 16 15 14 13 12 11│）││ 1 2 3 4 5 6 7 8 9 10│└┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘CE A1 B1 A2 B2 A3 B3 A4 B4 GND_Y=A1⊙B1+A2⊙B2+A3⊙B3+A4⊙B4+A5⊙B5+A6⊙B6+A7⊙B7+A8⊙B8页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器3-8译码器74LS138Vcc -Y0 -Y1 -Y2 -Y3 -Y4 -Y5 -Y6 __ _ _ _ __ _ _ __ _ _ __ _┌┴—┴—┴—┴—┴—┴—┴—┴┐Y0=A B C Y1=A B B Y2=A B C Y3=A B C│16 15 14 13 12 11 10 9 │）│__ _ _ __ _ __ _ __│ 1 2 3 4 5 6 7 8│Y4=A B C Y5=A B C Y6=A B C Y7=A B C└┬—┬—┬—┬—┬—┬—┬—┬┘A B C -CS0 -CS1 CS2 -Y7 GND双2-4译码器74LS139Vcc -2G 2A2B -Y0 -Y1 -Y2 -Y3 __ __ __ __ __ __ __ __┌┴—┴—┴—┴—┴—┴—┴—┴┐Y0=2A2B Y1=2A2B Y2=2A2B Y3=2A 2B│16 15 14 13 12 11 10 9 │）│__ __ __ __ __ __ __ __│ 1 2 3 4 5 6 7 8│Y0=1A1B Y1=1A1B Y2=1A1B Y3=1A1B└┬—┬—┬—┬—┬—┬—┬—┬┘-1G 1A1B -Y0 -Y1 -Y2 -Y3 GND8*2输入比较器74LS688_Vcc Y B8 A8 B7 A7 B6 A6 B5 A5┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐8*2输入比较器74LS688 │20 19 18 17 16 15 14 13 12 11│）││ 1 2 3 4 5 6 7 8 9 10│└┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘CE A1 B1 A2 B2 A3 B3 A4 B4 GND_Y=A1⊙B1+A2⊙B2+A3⊙B3+A4⊙B4+A5⊙B5+A6⊙B6+A7⊙B7+A8⊙B8寄存器:Vcc 2CR 2D 2Ck 2St 2Q -2Q┌┴—┴—┴—┴—┴—┴—┴┐双D触发器74LS74│14 13 12 11 10 9 8 │）││ 1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1Cr 1D 1Ck 1St 1Q -1Q GNDVcc 8Q 8D 7D 7Q 6Q 6D 5D 5Q ALE┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐8位锁存器74LS373│20 19 18 17 16 15 14 13 12 11│）││ 1 2 3 4 5 6 7 8 9 10│└┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘-OE 1Q 1D 2D 2Q 3Q 3D 4D 4Q GND等.下面介绍一下常用的74芯片，以便大家在电路中遇到了查询----------------------------------------------------型号内容----------------------------------------------------74ls00 2输入四与非门74ls01 2输入四与非门(oc)74ls02 2输入四或非门74ls03 2输入四与非门(oc)74ls04 六倒相器74ls05 六倒相器(oc)74ls06 六高压输出反相缓冲器/驱动器(oc,30v)74ls07 六高压输出缓冲器/驱动器(oc,30v)74ls08 2输入四与门74ls09 2输入四与门(oc)74ls10 3输入三与非门74ls11 3输入三与门74ls12 3输入三与非门(oc)74ls13 4输入双与非门(斯密特触发)74ls14 六倒相器(斯密特触发)74ls15 3输入三与门(oc)74ls16 六高压输出反相缓冲器/驱动器(oc,15v)74ls17 六高压输出缓冲器/驱动器(oc,15v)74ls18 4输入双与非门(斯密特触发)74ls19 六倒相器(斯密特触发)74ls20 4输入双与非门74ls21 4输入双与门74ls22 4输入双与非门(oc)74ls23 双可扩展的输入或非门74ls24 2输入四与非门(斯密特触发)74ls25 4输入双或非门(有选通)74ls26 2输入四高电平接口与非缓冲器(oc,15v)74ls27 3输入三或非门74ls28 2输入四或非缓冲器74ls30 8输入与非门74ls31 延迟电路74ls32 2输入四或门74ls33 2输入四或非缓冲器(集电极开路输出)74ls34 六缓冲器74ls35 六缓冲器(oc)74ls36 2输入四或非门(有选通)74ls37 2输入四与非缓冲器74ls38 2输入四或非缓冲器(集电极开路输出)74ls39 2输入四或非缓冲器(集电极开路输出)74ls40 4输入双与非缓冲器74ls41 bcd-十进制计数器74ls42 4线-10线译码器(bcd输入)74ls43 4线-10线译码器(余3码输入)74ls44 4线-10线译码器(余3葛莱码输入)74ls45 bcd-十进制译码器/驱动器74ls46 bcd-七段译码器/驱动器74ls47 bcd-七段译码器/驱动器74ls48 bcd-七段译码器/驱动器74ls49 bcd-七段译码器/驱动器(oc)74ls50 双二路2-2输入与或非门(一门可扩展)74ls51 双二路2-2输入与或非门74ls51 二路3-3输入,二路2-2输入与或非门74ls52 四路2-3-2-2输入与或门(可扩展)74ls53 四路2-2-2-2输入与或非门(可扩展)74ls53 四路2-2-3-2输入与或非门(可扩展)74ls54 四路2-2-2-2输入与或非门74ls54 四路2-3-3-2输入与或非门74ls54 四路2-2-3-2输入与或非门74ls55 二路4-4输入与或非门(可扩展)74ls60 双四输入与扩展74ls61 三3输入与扩展74ls62 四路2-3-3-2输入与或扩展器74ls63 六电流读出接口门74ls64 四路4-2-3-2输入与或非门74ls65 四路4-2-3-2输入与或非门(oc)74ls70 与门输入上升沿jk触发器74ls71 与输入r-s主从触发器74ls72 与门输入主从jk触发器74ls73 双j-k触发器(带清除端)74ls74 正沿触发双d型触发器(带预置端和清除端)74ls75 4位双稳锁存器74ls76 双j-k触发器(带预置端和清除端)74ls77 4位双稳态锁存器74ls78 双j-k触发器(带预置端,公共清除端和公共时钟端) 74ls80 门控全加器74ls81 16位随机存取存储器74ls82 2位二进制全加器(快速进位)74ls83 4位二进制全加器(快速进位)74ls84 16位随机存取存储器74ls85 4位数字比较器74ls86 2输入四异或门74ls87 四位二进制原码/反码/oi单元74ls89 64位读/写存储器74ls90 十进制计数器74ls91 八位移位寄存器74ls92 12分频计数器(2分频和6分频)74ls93 4位二进制计数器74ls94 4位移位寄存器(异步)74ls95 4位移位寄存器(并行io)74ls96 5位移位寄存器74ls97 六位同步二进制比率乘法器74ls100 八位双稳锁存器74ls103 负沿触发双j-k主从触发器(带清除端)74ls106 负沿触发双j-k主从触发器(带预置,清除,时钟) 74ls107 双j-k主从触发器(带清除端)74ls108 双j-k主从触发器(带预置,清除,时钟)74ls109 双j-k触发器(带置位,清除,正触发)74ls110 与门输入j-k主从触发器(带锁定)74ls111 双j-k主从触发器(带数据锁定)74ls112 负沿触发双j-k触发器(带预置端和清除端)74ls113 负沿触发双j-k触发器(带预置端)74ls114 双j-k触发器(带预置端,共清除端和时钟端) 74ls116 双四位锁存器74ls120 双脉冲同步器/驱动器74ls121 单稳态触发器(施密特触发)74ls122 可再触发单稳态多谐振荡器(带清除端)74ls123 可再触发双单稳多谐振荡器74ls125 四总线缓冲门(三态输出)74ls126 四总线缓冲门(三态输出)74ls128 2输入四或非线驱动器74ls131 3-8译码器74ls132 2输入四与非门(斯密特触发)74ls133 13输入端与非门74ls134 12输入端与门(三态输出)74ls135 四异或/异或非门74ls136 2输入四异或门(oc)74ls137 八选1锁存译码器/多路转换器74ls138 3-8线译码器/多路转换器74ls139 双2-4线译码器/多路转换器74ls140 双4输入与非线驱动器74ls141 bcd-十进制译码器/驱动器74ls142 计数器/锁存器/译码器/驱动器74ls145 4-10译码器/驱动器74ls147 10线-4线优先编码器74ls148 8线-3线八进制优先编码器74ls150 16选1数据选择器(反补输出)74ls151 8选1数据选择器(互补输出)74ls152 8选1数据选择器多路开关74ls153 双4选1数据选择器/多路选择器74ls154 4线-16线译码器74ls155 双2-4译码器/分配器(图腾柱输出)74ls156 双2-4译码器/分配器(集电极开路输出) 74ls157 四2选1数据选择器/多路选择器74ls158 四2选1数据选择器(反相输出)74ls160 可预置bcd计数器(异步清除)74ls161 可预置四位二进制计数器(并清除异步) 74ls162 可预置bcd计数器(异步清除)74ls163 可预置四位二进制计数器(并清除异步) 74ls164 8位并行输出串行移位寄存器74ls165 并行输入8位移位寄存器(补码输出)74ls166 8位移位寄存器74ls167 同步十进制比率乘法器74ls168 4位加/减同步计数器(十进制)74ls169 同步二进制可逆计数器74ls170 4*4寄存器堆74ls171 四d触发器(带清除端)74ls172 16位寄存器堆74ls173 4位d型寄存器(带清除端)74ls174 六d触发器74ls175 四d触发器74ls176 十进制可预置计数器74ls177 2-8-16进制可预置计数器74ls178 四位通用移位寄存器74ls179 四位通用移位寄存器74ls180 九位奇偶产生/校验器74ls181 算术逻辑单元/功能发生器74ls182 先行进位发生器74ls183 双保留进位全加器74ls184 bcd-二进制转换器74ls185 二进制-bcd转换器74ls190 同步可逆计数器(bcd,二进制)74ls191 同步可逆计数器(bcd,二进制)74ls192 同步可逆计数器(bcd,二进制)74ls193 同步可逆计数器(bcd,二进制)74ls194 四位双向通用移位寄存器74ls195 四位通用移位寄存器74ls196 可预置计数器/锁存器74ls197 可预置计数器/锁存器(二进制)74ls198 八位双向移位寄存器74ls199 八位移位寄存器74ls210 2-5-10进制计数器74ls213 2-n-10可变进制计数器74ls221 双单稳触发器74ls230 八3态总线驱动器74ls231 八3态总线反向驱动器74ls240 八缓冲器/线驱动器/线接收器(反码三态输出) 74ls241 八缓冲器/线驱动器/线接收器(原码三态输出) 74ls242 八缓冲器/线驱动器/线接收器74ls243 4同相三态总线收发器74ls244 八缓冲器/线驱动器/线接收器74ls245 八双向总线收发器74ls246 4线-七段译码/驱动器(30v)74ls247 4线-七段译码/驱动器(15v)74ls248 4线-七段译码/驱动器74ls249 4线-七段译码/驱动器74ls251 8选1数据选择器(三态输出)74ls253 双四选1数据选择器(三态输出)74ls256 双四位可寻址锁存器74ls257 四2选1数据选择器(三态输出)74ls258 四2选1数据选择器(反码三态输出)74ls259 8为可寻址锁存器74ls260 双5输入或非门74ls261 4*2并行二进制乘法器74ls265 四互补输出元件74ls266 2输入四异或非门(oc)74ls270 2048位rom (512位四字节,oc)74ls271 2048位rom (256位八字节,oc)74ls273 八d触发器74ls274 4*4并行二进制乘法器74ls275 七位片式华莱士树乘法器74ls276 四jk触发器74ls278 四位可级联优先寄存器74ls279 四s-r锁存器74ls280 9位奇数/偶数奇偶发生器/较验器74ls28174ls283 4位二进制全加器74ls290 十进制计数器74ls291 32位可编程模74ls293 4位二进制计数器74ls294 16位可编程模74ls295 四位双向通用移位寄存器74ls298 四-2输入多路转换器(带选通)74ls299 八位通用移位寄存器(三态输出)74ls348 8-3线优先编码器(三态输出)74ls352 双四选1数据选择器/多路转换器74ls353 双4-1线数据选择器(三态输出)74ls354 8输入端多路转换器/数据选择器/寄存器,三态补码输出74ls355 8输入端多路转换器/数据选择器/寄存器,三态补码输出74ls356 8输入端多路转换器/数据选择器/寄存器,三态补码输出74ls357 8输入端多路转换器/数据选择器/寄存器,三态补码输出74ls365 6总线驱动器74ls366 六反向三态缓冲器/线驱动器74ls367 六同向三态缓冲器/线驱动器74ls368 六反向三态缓冲器/线驱动器74ls373 八d锁存器74ls374 八d触发器(三态同相)74ls375 4位双稳态锁存器74ls377 带使能的八d触发器74ls378 六d触发器74ls379 四d触发器74ls381 算术逻辑单元/函数发生器74ls382 算术逻辑单元/函数发生器74ls384 8位*1位补码乘法器74ls385 四串行加法器/乘法器74ls386 2输入四异或门74ls390 双十进制计数器74ls391 双四位二进制计数器74ls395 4位通用移位寄存器74ls396 八位存储寄存器74ls398 四2输入端多路开关(双路输出)74ls399 四-2输入多路转换器(带选通)74ls422 单稳态触发器74ls423 双单稳态触发器74ls440 四3方向总线收发器,集电极开路74ls441 四3方向总线收发器,集电极开路74ls442 四3方向总线收发器,三态输出74ls443 四3方向总线收发器,三态输出74ls444 四3方向总线收发器,三态输出74ls445 bcd-十进制译码器/驱动器,三态输出74ls446 有方向控制的双总线收发器74ls448 四3方向总线收发器,三态输出74ls449 有方向控制的双总线收发器74ls465 八三态线缓冲器74ls466 八三态线反向缓冲器74ls467 八三态线缓冲器74ls468 八三态线反向缓冲器74ls490 双十进制计数器74ls540 八位三态总线缓冲器(反向)74ls541 八位三态总线缓冲器74ls589 有输入锁存的并入串出移位寄存器74ls590 带输出寄存器的8位二进制计数器74ls591 带输出寄存器的8位二进制计数器74ls592 带输出寄存器的8位二进制计数器74ls593 带输出寄存器的8位二进制计数器74ls594 带输出锁存的8位串入并出移位寄存器74ls595 8位输出锁存移位寄存器74ls596 带输出锁存的8位串入并出移位寄存器74ls597 8位输出锁存移位寄存器74ls598 带输入锁存的并入串出移位寄存器74ls599 带输出锁存的8位串入并出移位寄存器74ls604 双8位锁存器74ls605 双8位锁存器74ls606 双8位锁存器74ls607 双8位锁存器74ls620 8位三态总线发送接收器(反相)74ls621 8位总线收发器74ls622 8位总线收发器74ls623 8位总线收发器74ls640 反相总线收发器(三态输出)74ls641 同相8总线收发器,集电极开路74ls642 同相8总线收发器,集电极开路74ls643 8位三态总线发送接收器74ls644 真值反相8总线收发器,集电极开路74ls645 三态同相8总线收发器74ls646 八位总线收发器,寄存器74ls647 八位总线收发器,寄存器74ls648 八位总线收发器,寄存器74ls649 八位总线收发器,寄存器74ls651 三态反相8总线收发器74ls652 三态反相8总线收发器74ls653 反相8总线收发器,集电极开路74ls654 同相8总线收发器,集电极开路74ls668 4位同步加/减十进制计数器74ls669 带先行进位的4位同步二进制可逆计数器74ls670 4*4寄存器堆(三态)74ls671 带输出寄存的四位并入并出移位寄存器74ls672 带输出寄存的四位并入并出移位寄存器74ls673 16位并行输出存储器,16位串入串出移位寄存器74ls674 16位并行输入串行输出移位寄存器74ls681 4位并行二进制累加器74ls682 8位数值比较器(图腾柱输出)74ls683 8位数值比较器(集电极开路)74ls684 8位数值比较器(图腾柱输出)74ls685 8位数值比较器(集电极开路)74ls686 8位数值比较器(图腾柱输出)74ls687 8位数值比较器(集电极开路)74ls688 8位数字比较器(oc输出)74ls689 8位数字比较器74ls690 同步十进制计数器/寄存器(带数选,三态输出,直接清除)74ls691 计数器/寄存器(带多转换,三态输出)74ls692 同步十进制计数器(带预置输入,同步清除)74ls693 计数器/寄存器(带多转换,三态输出)74ls696 同步加/减十进制计数器/寄存器(带数选,三态输出,直接清除)74ls697 计数器/寄存器(带多转换,三态输出)74ls698 计数器/寄存器(带多转换,三态输出)74ls699 计数器/寄存器(带多转换,三态输出)74ls716 可编程模n十进制计数器74ls718 可编程模n十进制计数器本文来自CSDN博客，转载请标明出处：/jiazhen/archive/2008/04/07/2257712.aspx。
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数字逻辑实验计划及要求（附录：实验所用芯片引脚图及功能说明）实验一逻辑门功能验证及使用电路实验
1．实验目的：
（1）了解并掌握基本逻辑门电路的逻辑功能；
（2）熟悉基本逻辑门电路的使用；
（3）熟悉三态门和OC门电路的使用；
（4）学习实验台的使用方法。
2．实验所用器件：
四二输入端和非门组件2片，型号为：74LS00
四二输入端和非门(OC)组件1片，型号为：74LS01
四二输入端或非门组件1片，型号为：74LS02
二和或非门组件1片，型号为：74LS51
四异或门组件1片，型号为：74LS86
四三态门组件1片，型号为：74LS125
排电阻（上拉电阻）
3．预习要求：
（1）查出实验用器件引脚功能，画出实验电路图；
（2）复习TTL各逻辑门电路的工作原理；
（3）按实验内容要求设计电路。
4．实验内容
（1）测试实验所用器件的逻辑功能，填写真值表。
（2）用一片74LS00实现一2输入端异或门的功能。
（3）用一片74LS01及排电阻实现芯片74LS51的功能，做（AB+CD）’一组。
（4）用三态门组成两路总线传输电路。
5．实验要求
记录各实验观察结果并和理论所得各真值表进行比较。
6．思考
任何一逻辑电路均可分别用和非门，或非门，和或非门实现，为什么？
实验二组合电路功能验证及使用电路实验
1．实验目的：
（1）熟悉常用组合逻辑芯片的功能；
（2）掌握组合逻辑电路的设计方法。
2．实验所用器件
3-8线译码器一片，型号为：74LS138
8路数据选择器一片，型号为：74LS151
4位数码比较器一片，型号为：74LS85
四输入端和非门一片，型号为：74LS20
3．实验内容
（1）74LS85，74LS151的功能。
（2）用一片74LS85及一片74LS00组成5位二进制数值比较器。
（3）用74LS138和74LS20组成一位全加器。
（4）用一片74LS151实现三人多数表决器。
4．实验要求
记录各实验观察结果并和各器件功能表和一位全加器真值表进行比较。
5．思考
分别用和非门，或非门，和或非门设计一位全加器，并设计实验方案。
实验三触发器功能验证及使用电路实验
1．实验目的
（1）熟悉常用触发器的功能及使用；
（2）熟悉时序逻辑电路的状态分析。
2．实验所用器件
D触发器二片，型号为：74LS74
JK触发器二片，型号为：74LS112
和非门一片，型号为：74LS00
3．实验内容及要求
（1）验证74LS74，74LS112的逻辑功能，填写功能表，注意观察上升，下降沿触发方式。
（2）用D触发器和一片74LS00组成JK触发器，用JK触发器和和非门组成D触发器。
（3）由D触发器分别构成四位循环和扭循环计数器，观察电路状态，找出有效循环状态，并和理论分析进行比较。
4．思考
实验中计数器电路的初始状态对电路工作有何影响，时序电路自启动的意义。
实验四时序电路功能验证及使用电路实验
1．实验目的
（1）验证四位二进制加法计数器74LS161的逻辑功能；
（2）熟悉中规模集成计数器功能，学会使用七段字形译码器及共阴极七段LED数字显示器并构成实际电路。
2．实验所用器件
四位二进制加法计数器1片，型号为：74LS161
七段字形译码器1片，型号为：74LS48
共阴极七段LED数字显示器1只
3．实验内容及要求
（1）验证计数器（74LS161）的逻辑功能，填写功能表。
（2）用计数器（74LS161）、译码器（74LS48）、显示器（LED514R）组计数译码显示电路。
分别用复位法和置位法设计一位BCD码计数显示电路。
4．思考
如何把上述电路设计成一数字频率计。
实验五串行加法器的设计
1．实验目的
熟悉并掌握用中规模集成电路设计逻辑电路的方法。
2．实验所用器件
4位移位寄存器组件2片，型号为：74LS194
四位并行加法器组件1片，型号为：74LS283
D触发器1片，型号为：74LS74
3．实验内容及要求
（1）验证4位双向移位寄存器寄存器（74LS194）的逻辑功能，填写功能表。
（2）如下串行加法器框图设计电路图实现四位二进制的加法。
A3 A2 A1 A0
B3 B2 B1 B0 A i C i+1
B i FA
C i S i
D
Q CP
4位被加数移位寄存器
4位加数移位寄存器R
CP
为了清
楚地看到逐
位相加情况，
时钟脉冲应
采用单脉冲，
注意电路清
“0”作用。
（3）任
意
给定X，Y，给电路加入4个单脉冲，观察电路工作情况。
4．思考
4个脉冲后，X+Y的和存放在A中，X+Y的最高位即进位存放在何处。
串行加法器的加法速度如何计算。
实验六汽车尾灯控制器的设计
1、实验目的
掌握用中规模集成电路设计控制器逻辑电路的方法。
2、实验所用器件
四异或门组件1片，型号为：74LS86
四和非门2片，型号为：74LS00
3-8线译码器1片，型号为：74LS138
D触发器1片，型号为：74LS74
3、实验内容及要求：设计一个汽车尾灯控制器，实现对汽车尾灯显示状态的控制。
在汽车尾部左右两侧各有3个指示灯（用发光二极管模拟），根据汽车运行情况，指示灯具有4种显示模式：1）汽车正向行驶时，所有指示灯处于熄灭状态。
2）汽车右转弯时，右侧的3个灯按右循环顺序点亮。
3）汽车左转弯时，左侧的3个灯按左循环顺序点亮。
4）汽车临时刹车时，左右两侧的指示灯同时处于闪烁状态。
(有关电路参看欧阳星明主编《数字逻辑（第三版）》P298，9.5.1，并用D触发器设计三进制计数器)
实验七简易跑表的设计
1、实验目的
掌握数字系统设计的一般方法。
2、实验所用器件
根据实验环境提供的器件自行设计。
3、实验内容及要求
实际模拟码表的功能，即一键控制清零，计时，停止计时并显示读数。
实验八步进电机控制器的设计
1、实验目的
掌握数字系统设计的一般方法。
2、实验所用器件
根据实验环境提供的器件自行设计。
3、实验内容及要求
设计步进电机控制器控制实验台上的四相步进电机要求有正反转控制和启停控制。
本实验课程共有32学时的实验，分八次进行，每次4学时。
任课教师：沈祖斌
实验预习及实验报告的要求：
0．每次实验必须书写实验预习及实验报告。
1．实验前预习准备的数据、电路、图表、及设计思想（实验预习报告）。
2．实验过程的调试情况、观察记录。
3. 把实验结果和理论结果进行对比分析。
4．在实验报告中总结实验中出现的问题及解决方法。
附录：实验所用芯片引脚图及功能说明1.74LS00 （2输入端四和非门）
2. 74LS 01 （集电极开路2输入端四和非门（OC））
3. 74LS 02 （2输入端四或非门）
4. 74LS20（4输入双正和非门）
5. 74LS32（2输入四正或门）
6.74LS51（和或非门）
7.74LS48（BCD-七段译码/ 驱动器，注：本实验台上48七段译码器不显示6上面和9下面一横。
）
8.74LS74（正沿触发双D触发器－带预置端和清零端）
9.74LS85（4位幅度比较器）
10.74LS86（2输入四异或门）
11.74LS112（负沿触发双J－K触发器）
12.74LS125（四总线缓冲门(三态输出)）
13.74LS161（同步四位计数器(二进制，异步清除)）
14.74LS194(4位双向通用移位寄存器)
15.74LS283（4位二进制全加器）
16.74LS138（3－8线译码器）。