FPGA应用开发实验指导书6
FPGA实验指导书
FPGA实验指导书——DE2开发板使用实验昆明理工大学实验一 DE2的顶层默认程序这个实验为用户提供连接分配和顶层Verilog模块，这个模块也是这本手册所有其他实验的基础性模块。
这个实验产生的编程文件是DE2开发板在出货时作为默认载入开发板的编程文件。
本实验将介绍如何编译工程并把生成的编程文件下载到DE2开发板中。
启动开发板（1）将USB线和电源连接到DE2板上。
（2）按下电源开关，这时电源指示灯会被点亮。
（3）你将看到以下现象：●所有的LED灯都闪烁。
●所有七段数码管从0到F循环显示。
●液晶屏显示“Welcome to the Altera DE2 Board”。
●在VGA显示器上显示欢迎信息。
●将开关SW17置OFF，从LINEOUT插座输出1khz正弦波的声音；将开关SW17置ON并将一个MP3播放器的输出接到DE2板的LINE—IN端口，可从耳机里听到MP3播放的音乐。
●若将麦克风接到DE2板的MIC端口上，这样用户的声音可与MP3播放器混合。
Cyclone II中的顶层verilog模块这部分将介绍一个Quartus II工程中所需要的所有组件。
它将让你了解如何使用Quartus II将代码转换成数据流下载的整个设计流程。
按照以下步骤进行：（1）打开Quartus II 软件。
（2）点击File→Open Project ，如图1.1。
（3）在D:\DE2_System_v1.5\DE2_demonstrations\DE2_Default目录下选中DE2_Default.qpf工程文件打开。
（4）在“Project Navigator”工程导航区可查看该工程的层次、包含的所有文件、设计单元等信息。
其中“File”下列出了整个工程包含的所有文件。
双击顶层设计文件DE2_Default.v，可以看到文件的内容和I/O口的声明。
在对每个引脚声明时加上了详细的注释，以便用户更好的明白每个引脚的功能。
FPGA实验指导书
目录第1章FPGA系统 (1)1.1 系统简介 (1)1.2 系统功能特点 (1)1.3 开发平台标准配置 (2)1.4 功能模块介绍 (2)1.4.1 电源 (2)1.4.2 系统时钟 (3)1.4.3 LED灯 (3)1.4.4 8位拨码开关 (3)1.4.5 数码管显示 (4)1.4.6 键盘阵列 (5)1.4.7 独立矩形波信号源 (5)1.4.8 蜂鸣器 (6)第2章基础门电路及触发器 (8)2.1 实验一基本门电路 (8)2.1.1 实验目的 (8)2.1.2 实验内容 (8)2.1.3 实验原理及说明 (8)2.1.4 实验步骤 (8)2.1.5 参考程序及引脚分配 (9)2.2 实验二基本触发器 (10)2.2.1 实验目的 (10)2.2.2 实验内容 (10)2.2.3 实验原理及说明 (10)2.2.4 实验步骤 (10)2.2.5 参考程序及引脚分配 (11)2.3 实验三3-8译码器 (13)2.3.1 实验目的 (13)2.3.2 实验内容 (13)2.3.3 实验原理 (13)2.3.4 实验步骤 (13)2.3.5 参考程序及引脚分配 (14)2.4 实验四8—3编码器 (15)2.4.1 实验目的 (15)2.4.2 实验内容 (15)2.4.3 实验原理 (15)2.4.4 实验步骤 (15)2.4.5 参考程序及引脚分配 (16)2.5 实验五BCD八段显示译码器 (17)2.5.1 实验目的 (17)2.5.2 实验内容 (17)2.5.4 实验步骤 (17)2.5.5 参考程序及引脚分配 (17)2.6 实验六四选一数据选择器 (19)2.6.1 实验目的 (19)2.6.2 实验内容 (19)2.6.3 实验原理及说明 (19)2.6.4 实验步骤 (19)2.6.5 实验参考程序及引脚分配： (20)2.7 实验七数值比较器 (21)2.7.1 实验目的 (21)2.7.2 实验内容 (21)2.7.3 实验原理及说明 (21)2.7.4 实验步骤 (21)2.7.5 参考程序及引脚分配 (22)2.8 实验八4位二进制加法器 (23)2.8.1 实验目的 (23)2.8.2 实验内容 (23)2.8.3 实验原理及说明 (23)2.8.4 实验步骤 (24)2.8.5 参考程序及引脚分配 (24)2.9 实验九4位二进制乘法器 (26)2.9.1 实验目的 (26)2.9.2 实验内容 (26)2.9.3 实验原理及说明 (26)2.9.4 实验步骤 (27)2.9.5 参考程序及引脚分配 (27)第3章逻辑电路 (31)3.1 实验十移位寄存器 (31)3.1.1 实验目的 (31)3.1.2 实验内容 (31)3.1.3 实验原理 (31)3.1.4 实验步骤 (31)3.1.5 参考程序及引脚分配 (31)3.2 实验十一串行并行转换 (33)3.2.1 实验目的 (33)3.2.2 实验内容 (33)3.2.3 实验原理及说明 (33)3.2.4 实验步骤 (34)3.2.5 参考程序及引脚分配 (34)3.3 实验十二单时钟同步可逆计数器 (35)3.3.1 实验目的 (35)3.3.2 实验内容 (35)3.3.3 实验原理及说明 (36)3.3.5 参考程序及引脚分配 (36)3.4 实验十三顺序脉冲发生及其检测 (38)3.4.1 实验目的 (38)3.4.2 实验内容 (38)3.4.3 实验原理及说明 (38)3.4.4 实验步骤 (39)3.4.5 参考程序及引脚分配 (39)3.5 实验十四按键数码管循环左移显示 (41)3.5.1 实验目的 (41)3.5.2 实验内容 (41)3.5.3 实验原理 (41)3.5.4 实验步骤 (42)3.5.5 参考程序和引脚分配 (42)3.6 实验十五电子时钟 (45)3.6.1 实验目的 (45)3.6.2 实验内容 (45)3.6.3 实验原理 (46)3.6.4 实验步骤 (46)3.6.5 参考程序及引脚分配 (46)3.7 实验十六按键控制 (52)3.7.1 实验目的 (52)3.7.2 实验内容 (52)3.7.3 实验原理 (52)3.7.4 实验步骤 (53)3.7.5 参考程序及引脚分配 (53)第4章FPGA综合应用 (60)4.1 实验十七数字密码锁 (60)4.1.1 实验目的 (60)4.1.2 实验内容 (60)4.1.3 实验原理 (60)4.1.4 实验步骤 (61)4.1.5 参考程序及引脚分配 (61)4.2 实验十八智力抢答器 (66)4.2.1 实验目的 (66)4.2.2 实验内容 (66)4.2.3 实验原理及说明 (66)4.2.4 实验步骤 (67)4.2.5 参考程序及引脚分配 (68)4.3 实验十九自动售货机 (74)4.3.1 实验目的 (74)4.3.2 实验内容 (74)4.3.3 实验原理 (74)4.3.4 实验步骤 (75)4.3.5 参考程序和引脚分配 (75)4.4 实验二十数字频率计 (80)4.4.1 实验目的 (80)4.4.2 实验内容 (80)4.4.3 实验原理 (80)4.4.4 实验步骤 (81)4.4.5 参考程序及引脚分配 (81)第1章 FPGA系统1.1系统简介FPGA系统教学开发平台采用国际著名可编程逻辑器件公司Altera 的Cyclone系列5万门芯片为核心，整个平台采用模块化设计，各种模块可以自由组合，同时提供丰富的扩展接口，非常适合于FPGA初学者。
《FPGA设计与应用》实验指导书全(Verilog版)
《FPGA设计与应用》实验指导书熊利祥编武汉理工大学华夏学院2011年9月前言一、实验课目的数字电路与系统设计实验课是电子工程类专业教学中重要的实践环节，包括了ISE开发环境基本操作及FPGA的基本原理、基带传输系统的设计、Uart串口控制器电路的设计、PS/2接口的设计、VGA显示接口设计。
要求学生通过实验学会正确使用EDA技术，掌握FPGA器件的开发，熟练使用ISE开发环境，掌握Verilog语言的编程，掌握数字电路和系统的设计。
通过实验，使学生加深对课堂专业教学内容的理解，培养学生理论联系实际的能力，实事求是，严谨的科学作风，使学生通过实验结果，利用所学的理论去分析研究EDA技术。
培养学生使用Basys 2开发板的能力以及运用实验方法解决实际问题的能力。
二、实验要求：1.课前预习①认真阅读实验指导书，了解实验内容；②认真阅读有关实验的理论知识；③读懂程序代码。
2.实验过程①按时到达实验室；②认真听取老师对实验内容及实验要求的讲解；③认真进行实验的每一步，观察程序代码与仿真结果是否相符；④将实验过程中程序代码和仿真结果提交给老师审查；⑤做完实验后，整理实验设备，关闭实验开发板电源、电脑电源后方可离开。
3.实验报告①按要求认真填写实验报告书；②认真分析实验结果；③按时将实验报告交给老师批阅。
三、实验学生守则1．保持室内整洁，不准随地吐痰、不准乱丢杂物、不准大声喧哗、不准吸烟、不准吃东西；2.爱护公务，不得在实验桌及墙壁上书写刻画，不得擅自删除电脑里面的文件；3.安全用电，严禁触及任何带电体的裸露部分，严禁带电接线和拆线；4.任何规章或不按老师要求操作造成仪器设备损坏须论价赔偿。
目录实验一Uart通用串口接口的设计 (4)实验二PS/2接口的设计 (28)实验三VGA显示接口设计 (30)附录一 basys 2开发板资料 (36)实验一 Uart串口控制接口电路的设计一、实验目的1.掌握分频模块的设计方法。
FPGA实验指导书
FPGA实验指导书刘敬猛编北京航空航天大学电工电子中心2009年10月前言现场可编程门门阵列（FPGA，Field Programmable Gate Array）的出现是超大规模集成电路（VLSI）技术和计算机辅助设计（CAD）技术发展的结果。
FPGA器件集成度高、体积小，具有通过用户编程实现专门应用的功能。
它也许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的结果。
使用FPGA器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便地对设计进行在线修改。
FPGA器件成为研制开发的理想器件，特别适合于产品的样机开发和小批量生产，因此有时人们也把FPGA称为可编程的ASIC。
本书的作者在工程实践和科学研究中深切感受到FPGA技术是数字电路设计的利器，从中受益颇深。
Cyclone FPGA是目前ASIC应用的低成本替代方案。
作为系统设计人员，您面临很多挑战，包括越来越大的成本压力和越来越复杂的设计，新出现的标准，以及越来越短的设计周期等。
ASIC 开发涉及到大量的工程资源，设计仿真和验证，需要进行多次重制。
利用其系统级集成功能，Cyclone FPGA系列避免了ASIC昂贵的NRE负担，降低了订购量和产品推迟带来的风险。
采用Cyclone FPGA系列，您的大批量应用现在可以采用价格相当的可编程解决方案(与ASIC相比)。
新的市场发展趋势，例如世界标准、平台融合、交互性以及技术改进等，不断推动了对高性价比方案的需求。
Cyclone系列FPGA的价格和功能满足了市场对创新的需求，通过产品迅速面市来确定领先优势。
消费类、通信、计算机外设、工业和汽车等低成本大批量应用市场都可以使用Cyclone FPGA。
Cyclone器件的性能足以和业界最快的FPGA进行竞争。
Cyclone FPGA综合考虑了逻辑、存储器、锁相环(PLL)和高级I/O接口，是价格敏感应用的最佳选择。
计算机组成原理FPGA实验指导书
计算机组成原理FPGA实验指导书《计算机组成原理》实验指导书计算机科学与技术学院⽬录实验⼀熟悉实验平台 (3)实验⼆总线传送 (10)实验三运算器的设计与调试 (14)实验四存贮器的设计与调试 (20)实验五控制器的设计与调试 (26)附录常⽤器件简介 (30)实验⼀熟悉实验平台⼀．实验⽬的1.熟悉使⽤Verilog硬件描述语⾔2.熟悉ISE开发环境3.掌握实验箱组成4.熟悉时序发⽣器的组成原理；5.掌握数字逻辑器件Verilog语⾔的编写；⼆．实验设备1.装有ISE10.1的PC机⼀台2.EDK-3SAISE实验箱⼀台三．实验内容1.节拍信号T1—T4波形如图-1所⽰图-1 节拍时序波形图每个节拍内均包含脉冲clk_m1。
节拍信号有三种⼯作⽅式。
这三种⼯作⽅式时标信号的启动，停⽌受Button,Rstn按钮开关控制。
2.⽤Verilog语⾔实现时序代码如下：module Timeen(input Clk, //System Clock 40Mhzinput Button, // setep clockinput Rstn, // reset, low activeinput Clk_sel, // sequence timing or step timing select input Clk_sel1, output [4:1] t, // Display（T1-T4）output M1);wire Clk_m1;wire Clk_i,Clk_ii;wire PB_R;assign M1=Clk_m1;GenClk_i Clk_i_Module (.Clk_s(Clk),.Clk_i(Clk_i),.Rstn(Rstn));GenClk_ii Clk_ii_Module (.PB_R(PB_R),.Clk(Clk),.Clk_ii(Clk_ii));Debouncer Debouner_Module (.Clk_s(Clk),.PB(Button),.PB_state(),.PB_up(PB_R),.PB_down());ClkSel ClkSel_Module (.Clk_s(Clk),.Clk_i(Clk_i),.Clk_ii(Clk_ii),.Clk_m1(Clk_m1),.Clk_sel(Clk_sel),.Clk_sel1(Clk_sel1));Bit1_Display Bit1_Display_Module (.Clk_s(Clk),.Clk_m1(Clk_m1),.T(t),.Rstn(Rstn),.Clk_i(Clk_i));endmodulemodule GenClk_i(input Clk_s,output Clk_i,input Rstn);reg [24:0] Cnt;assign Clk_i= Cnt[24];always@(posedge Clk_s or negedge Rstn) beginif (!Rstn)Cnt<=0;elseCnt <= Cnt + 1;endendmodulemodule GenClk_ii(input PB_R,input Clk,output Clk_ii);reg Clk_o,Clk_o1,Clk_o2;assign Clk_ii=Clk_o2;always@(posedge Clk )beginClk_o<=PB_R;Clk_o1<=Clk_o;Clk_o2<=Clk_o1;endendmodulemodule Debouncer(Clk_s, PB, PB_state, PB_up, PB_down);input Clk_s; // "clk" 时钟信号input PB; // "PB" 有⽑刺的、异步的、低有效的按键信号output PB_state; // 当按键被按下时输出1output PB_down; // 按键被按下的瞬间输出⼀个⾼电平脉冲output PB_up; // 按键被松开的瞬间输出⼀个⾼电平脉冲// ⾸先使⽤两个触发器来同步PB信号reg PB_sync_0;always @(posedge Clk_s)PB_sync_0 <= ~PB; // 翻转PB，使之⾼有效reg PB_sync_1;always @(posedge Clk_s) PB_sync_1 <= PB_sync_0;// 声明⼀个16位的剖?reg [21:0] PB_cnt;// 当按键被按下或松开时，计数?// 当计数器计数溢出时，便认为按键的状态确定。
CPLD及FPGA课程学生实验指导
《CPLD/FPGA应用开发技术》实验指导第一部分实验系统介绍本系统主要由CPLD主芯片（或适配器）和外围的输入输出外设构成，CPLD主芯片的所有用户可用I/O口均没有固定接入，而仅以插孔的形式存在，因此用户在设计时，可根据需要定义管脚。
（一）EPM7128S适配器说明环绕适配器的圆插空是将芯片所有的可用插孔直接引出，插空旁的数字/标号就是芯片上被外连的管脚号（即pin number）。
用户可根据适配划分后的结果，直接用连线将对应管脚号的插孔同所选外设的接口插孔相连。
以下是管脚说明。
（二）时钟源六路单独时钟，按频率范围高低排列为：CLK0>CLK1>CLK2=CLK4>CLK3=CLK5，其中CLK0、CLK1直接对4M晶振进行分频，CLK2、CLK3、CLK4、CLK5经过两级分频，第一级为JPCK跳线排；第二级在相应的同标号的跳线排上。
（三）普通输入输出器件接口主要为开关、LED灯。
1、按键开关：不按为“1”，按下为“0”。
2、拨码开关：拨上为“1”，拨下为“0”。
3、LED灯：输入高电平亮、输入低电平灭。
（四）扫描类接口外设1、8位七段数码管共阴极数码管，字形输入为a、b、c、d、e、f、g、Dp。
对应标准数码管的七个段位和一个小数点，高电平有效。
[SEL2,SEL1,SEL0]译码后确定哪一位数码管被点亮；若同时显示，只需要产生[SEL2,SEL1,SEL0]信号的时钟足够快（＞100Hz）。
其操作类似于向8*8bit存储器中写数据。
2、16*16LED点阵（1）[L0～L15]对应点阵的行输入、高电平有效。
（2）[SEL3,SEL2,SEL1,SEL0]译码后为点阵列选通，决定哪一列被点亮。
若同时显示，只要产生循环地址信号的时钟足够快。
其操作类似于向16*16bit存储器中写数据。
（五）EEPROM（2864）D0～D7：EEPROM数据端A0～A12: 地址输入端/WE: 写使能，“0”有效/OE: 读使能，“0”有效/CE: 片选第二部分实验内容实验一组合逻辑电路的设计一、实验目的：1、掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。
实验指导书
实验一逻辑门电路实验一、实验目的1、学习并掌握CPLD/FPGA实验开发系统的基本操作2、学习在ispLEVER3.0下设计简单逻辑电路与功能仿真的方法二、实验说明本实验所演示的是个3与非门。
三、实验内容及实验步骤本实验需要用到单片机最小应用系统（F1区）和LATTICE LC4128实验板。
1、把LATTICE LC4128实验板插入单片机最小应用系统的四个座子中。
2、25针的并口线一端连PC机的并口，另一端与下载连接线的25针的并口相连，下载连接线的另一端8P的插座插入LATTICE LC4128实验板的8P排线座JTAG中，用两根二号导线把LATTICE LC4128实验板的+5V和GND对应的接至实验装置上的电源，JP1、JP2两个短路帽插到左边。
3、在ispLEVER3.0软件中打开CPLD程序里的第一个实验项目“yufei3.syn”，将编译后的文件下载到实验板上进行验证。
（ispLEVER3.0软件使用见附录五）4、本实验所演示的是个3与非门，LATTICE LC4128实验板上的K1、K2、K3分别为3与非门的输入端a、b、c，发光二极管D1为输出端。
只有当K1、K2、K3都为1时，D1亮。
（发光二极管低电平亮）四、实验程序（见光盘中的程序文件夹）五、实验报告1、总结用ispLEVER3.0软件开发系统对逻辑电路进行设计、仿真的操作步骤。
2、讨论用CPLD/FPGA 开发系统进行逻辑电路设计的特点与优越性。
实验二数据选择器实验一、实验目的1、掌握CPLD/FPGA实验开发系统的操作技巧2、掌握用ISPLEVER3.0进行一般数字逻辑电路的设计方法3、学习CPLD/FPGA芯片下载与实验基本方法二、实验说明通过电平开关设置待选择的数据，由发光二极管显示。
三、实验内容及步骤本实验需要用到单片机最小应用系统（F1区）和LATTICE LC4128实验板。
1、把LATTICE LC4128实验板插入单片机最小应用系统的四个座子中。
数字电子技术FPGA实验指导书资料
数字电子技术基础与FPGA实验指导书前言FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA 公司的FIEX系列等，本实验平台选用了ALTERA公司Cyclone II系列芯片FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。
用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。
掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。
FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。
当需要修改FPGA功能时，只需换一片EPROM 即可。
【实验】基于FPGA数字电路实验指导
【关键字】实验基于FPGA数字电路实验指导（修改稿）湖北科技学院计算机科学与技术学院编制工程技术研究院目录第一部分实验基础知识随着科学技术的发展，数字电子技术在各个科学领域中都得到了广泛的应用，它是一门实践性很强的技术基础课，在学习中不仅要掌握基本原理和基本方法，更重要的是学会灵活应用。
因此，需要配有一定数量的实验，才能掌握这门课程的基本内容，熟悉各单元电路的工作原理，各集成器件的逻辑功能和使用方法，从而有效地培养学生理论联系实际和解决实际问题的能力，树立科学的工作作风。
一.实验的基本过程实验的基本过程，应包括：确定实验内容、选定最佳的实验方法和实验线路、拟出较好的实验步骤、合理选择仪器设备和元器件、进行连接安装和调试、最后写出完整的实验报告。
在进行数字电路实验时，充分掌握和正确利用集成器件及其构成的数字电路独有的特点和规律，可以收到事半功倍的效果，对于完成每一个实验，应做好实验预习、实验记录和实验报告等环节。
（一）实验预习认真预习是做好实验的关键。
预习好坏，不仅关系到实验能否顺利进行，而且直接影响实验效果。
预习应按本教材的实验预习要求进行，在每次实验前首先要认真复习有关实验的基本原理，掌握有关器件使用方法，对如何着手实验做到心中有数，通过预习还应做好实验前的准备，写出一份预习报告，其内容包括：1.绘出设计好的实验电路图，该图应该是逻辑图和连线图的混合，既便于连接线，又反映电路原理，并在图上标出器件型号、使用的引脚号及元件数值，必要时还须用文字说明。
2.拟定实验方法和步骤。
3.拟好记录实验数据的表格和波形座标。
4.列出元器件单。
（二）实验记录实验记录是实验过程中获得的第一手资料。
尝试过程中所尝试的数据和波形必须和理论基本一致，所以记录必须清楚、合理、正确，若不正确，则要现场及时重复尝试，找出原因。
实验记录应包括如下内容：1.实验任务、名称及内容。
2.实验数据和波形以及实验中出现的现象，从记录中应能初步判断实验的正确性。
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本文部分内容来自网络整理，本司不为其真实性负责，如有异议或侵权请及时联系，本司将立即删除！== 本文为word格式，下载后可方便编辑和修改！ ==fpga实验指导书篇一：FPGA设计实验指导书《FPGA设计》实验指导书江西省赣州市安远县第一中学的欧阳玉萍（AV女优衰ZB、骚B)、蔡松林、罗瑞锋、何昌衡全家死光光！安全操作注意事项1、接插下载电缆前，请务必关闭实验箱开关，避免损坏下载电缆或实验箱器件。
2、操作过程中应防止静电。
3、保持实验箱和电路板的表面清洁。
4、小心轻放，避免不必要的硬件损伤或者人身受伤。
实验箱简介篇二：FPGA实验指导书-XungerEDA基础实验分册科技有限公司前言近十年由于超大规模集成电路和软件技术的快速发展，使数字系统集成到一片集成电路内成为可能，Altera、Xilinx、AMD等公司都推出了非常好的CPLD和FPGA产品，并为这些产品的设计配备了设计、下载软件，这些软件除了支持图形方式设计数字系统外，还支持设计多种数字系统的设计语言，使数字系统设计起来更加容易。
在小规模数字集成电路就要淘汰的今天，作为一个电子技术工程技术人员不懂VHDL语言和CPLD、FPGA器件设计就象在计算机时代不会使用计算机一样可怕。
本实验指导书的目的就是帮助读者学会设计数字系统，并熟悉Altera公司产品和软件QUARTUSⅡ及其它相关软件的使用。
本实验指导书的实验内容从简单的组合电路的设计到复杂的数字系统的设计，详细的介绍了系统的设计方法和软件的各种操作。
读者可以通过这本实验指导书设计自己的数字电路。
本实验指导书选编了有代表性的实验近三十多个，分为基础实验、按口实验、综合应用实验。
实验内容从简单到复杂，使使用者能够很快的入手，同时本实验指导书还可以作为电子技术的加深课程或作为电子技术工程师参考用书。
本实验指导书配合DE1-SOC实验开发系统系列产品使用。
如果用户有什么修改建议欢迎和我们联系：E-mail：765880165@ QQ：765880165 由于时间仓促，资料缺乏，有错误之处请读者谅解。
FPGA及其应用实验指导书
FPGA及其应用实验指导书前言近些年来，FPGA技术发展迅速。
一方面，各种大容量、高性能、低功耗的FPGA器件不断推出，使得专用集成电路（ASIC）的生产商感受到空前的竞争压力。
另一方面，出现了许多FPGA设计辅助工具，这些工具大大提高了新型集成电路的设计效率，使更低成本、更短周期的复杂数字系统开发成为可能。
于是一场ASIC与FPGA之争在所难免。
然而FPGA器件具有先天的竞争优势，那就是可以反复编程，在线调试。
FPGA仿真技术正是这场较量的推动引擎之一。
一般来说，FPGA仿真技术就是以计算机为平台，以FPGA仿真软件工具为开发环境，以HDL为设计语言，以FPGA芯片为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程。
设计者只需编写硬件描述语言代码，然后选择目标器件，在集成开发环境里进行编译，仿真，综合，最后在线下载调试。
整个过程，大部分工作由FPGA设计软件完成。
全球许多著名的可编程器件提供商都推出了自己的集成开发工具软件，如Altera公司的QuartusⅡ软件；Xilinx公司的ISE软件等。
这些软件的推出，极大地促进了集算法设计、芯片编程、电路板设计于一体的新型电子系统技术的发展。
另外，在以SOC芯片为目标器件的电子系统设计要求下，可编程器件的内部开始集成高速的处理器硬核、处理器软核、DSP模块、大量的存储资源、高速的串行收发模块、系统时钟管理器、多标准的I/O接口模块，亦使得设计者更加得心应手，新一轮的数字革命由此引发。
FPGA技术是一门实践性很强的学科，要培养出具有竞争力的一流IC设计人才，动手能力是关键。
只有通过理论学习，加上现场实验，在使用软件编程加硬件调试的过程中真正获得锻炼，增长技能。
UP2实验系统采用灵活结构，可方便进行基于CPLD/FPGA芯片的实验开发，并易于升级，符合当前高校在此方面对人才培养的要求。
我们相信，只要学生扎扎实实完成本实验系统的所有实验，并在此基础上利用现有硬件资源开发出新的数字应用系统，学生的潜力会得到最大程度的发挥，对FPGA技术的学习也会有质的飞跃，从而为推动我国数字系统设计技术的发展做出更大的贡献。
FPGA实验仪指导书(1~3章加附录)
第一章概述YD－FPGA实验仪是由湖南远达电子有限公司设计的YD系列FPGA实验仪之一，是一种功能强大的现场可编程逻辑器件应用技术学习、开发工具，为电子爱好者进入可编程逻辑器件应用设计领域铺造了一条捷径。
YD－FPGA实验仪为用户提供了一个对可编程逻辑器件进行学习的好平台，实验仪除了用Xilinx公司的SpartanII系列的XC2S100E的FPGA芯片制作成子板作为实验仪的控制核心，还设计了母板向用户提供了外围器件和设备接口，可使用户快速掌握FPGA的原理及其实用接口技术。
一、YD－FPGA实验仪1.1 功能特点（1）YD－FPGA实验仪编程简单，程序仿真和下载也十分方便，特别是对设计者来说缩短了设计周期，提高了设计的灵活性和产品的精度。
（2）板上集成众多常用接口电路：2KSRAM芯片24C02、8个LED显示、8个按键，4个8段数码管与8键拨盘开关组成的键盘/显示电路；RS232串行通讯接口电路（MAX232）；串行I2C总线接口电路（24C02）；8位串行A/D转换电路（TLC549）；8位串行D/A转换器（DAC0832）；字符液晶显示屏接口电路；无源蜂鸣器电路（BUZZER）；这些实用接口电路能够提供用户领先的应用设计方法；（3）提供实验电路的各部分原理图，提供各个实验课题的程序源代码，浅显易懂，使用户快速掌握FPGA器件的设计方法；（4）利用YD－FPGA实验仪引出的信号，可以连接自己的实际应用系统。
（5）YD－FPGA实验仪分子板和母板，子板可以解下来直接作为产品的设计核心。
(6) 本实验仪配置了E2PROM芯片XC18V02，实验仪可以掉电脱机运行。
1.2 实验课题YD－FPGA实验仪集成有易用的软件资源和丰富的硬件资源，可向使用者提供多种实验课题：（1）设有2位独立按键、8个LED，实现I/O接口实验；（2）设有4个8段数码管，8个拨盘按键，实现键盘控制实验；（3）串口扩展RS232通讯电路，实现PC与FPGA的通讯实验；（4）扩展I2C接口的2KRAM芯片24C02，实现I2C接口实验和外部存储器实验；（5）扩展8位串行A/D转换电路TLC549，实现A/D转换实验；（6）扩展8位串行D/A转换电路DAC0832，实现D/A转换实验；（7）扩展字符液晶显示屏接口，实现液晶显示实验；（8）扩展1个无源蜂鸣器BUZZER，实现音乐输出、PWM输出实验；（9）FPGA实验仪资源丰富，利用它可以模拟实际运行目标，实现各系统的功能设计。
FPGA实验指导书
图2-10利用一位全加器设计四位全加器
图2-14利用Pin/Location/Chip进行I/O锁定（1）
以s0的锁定为例介绍跳出界面的各部分功能，如下图所示：
图2-15利用Pin/Location/Chip进行I/O锁定（2）
Node Name框的使用：该框中输入将要锁定的I/O的名称如S0，如果需要查询输入、输出等类型，可以单击Search按扭，跳出的对话框如下图所示。
2)注意学习软件与动手练习相配合，只有多动手设计与调试才能真正掌握设计思想与设计方法。
3)多参考相关的书籍或MAX+PLUSⅡ的帮助系统。
4)在学习过程中要与数字电路、计算机语言等课程进行比较，找出相同点与不同点，进行比较、类比地学习。
5)概念的区分与使用：
器件与符号：如在数字电路中7400为一个器件，在MAX+PLUSⅡ中器件一般被CPLD/FPGA器件专用，而MAX+PLUSⅡ中调用的中小规模的器件都称为符号。本文中有时出于习惯，也会在该使用“符号”的地方而使用“器件”名称，因此在碰到像“器件”、“符号”这样的词，一定要注意上下文的联系。
在Chip Resource组框中选择合适的类型，如本例s0选择Pin单选扭，并在输入框中输入104，表示s0被锁定到特定CPLD器件的104号管脚。点击ADD按扭即可完成操作。
图2-7鼠标双击空白处后的编辑界面
3．MAX+USⅡ的符号库
FPGA实验指导
FPGA设计实验指导第一部分实验的软硬件部分介绍一硬件介绍实验中使用的实验板VX-SP306的硬件分布图如下所示：本章主要说明SP306 系统的硬件电路结构，对其中相关的电路部分都做了简单介绍。
具体逻辑电路设计请参考后面相关实验。
系统时钟主芯片FPGA 时钟由外部50MHz 晶振提供，接入芯片全局时钟引脚PIN76。
晶振电路用于向FPGA 提供工作时钟。
在该系统中通过时钟晶体振荡器作为时钟输入，不同于常用的无源晶振，有源晶振的接法略有不同，敬请留意。
同时预留了一个晶振焊盘在开发板位号为OSC2，如果希望使用其他频率晶振可以自行焊接，这个晶振输出与FPGA 的全局时钟引脚PIN77 相连。
本实验主要用到的时钟引脚为PIN76。
FPGA 配置本系统提供两种方式实现FPGA配置，主串以及JTAG 配置。
最常用的是使用配置电缆通过JTAG 接口进行配置，在本系统中可以直接将开发板并口与计算机并口通过并口连接线相连实现JTAG 配置，也可以通过一般的JTAG 配置电缆其中包括Xilinx USB 配置电缆、Xilinx PC4配置电缆以及Xilinx公司开发的MMP_JTAG 等进行配置，但是请不要使用一般的Parallel III 电缆对本系统进行配置。
整体来说，本系统配置电路较为复杂，系统中设计了CFG跳线用来对配置电路进行选择，默认条件下，CFG跳线如下图：从左边开始的前四组跳线用来连接板上并口JTAG 电路与FPGA 的JTAG 电路；在这种情况下，FPGA 工作在主串模式。
对开发板加电后，FPGA 将从XCF02S 中读取配置数据对自己进行配置。
如果需要开发自己的示例程序并下载到板上进行测试，需要将CFG跳线做如下调整，在这种情况下，FPGA 工作在JTAG 模式，这时可以对FPGA中写入新的数据，写入的数据在FPGA掉电后将需要重新进行配置。
（注意在后面的实验中CFG跳线都接成这种模式）本系统还提供通过平台FLASH进行（Platform Flash In-System Programmable Configuration PROMs ）对FPGA进行配置，配置模式为主串模式，在这个配置模式中FPGA 从FLASH(XCF) 中读取数据对自己进行配置。
《FPGA原理及应用》课程实验
《FPGA原理及应用》实验实验一QuartusⅡ设计基本操作1、实验目的和要求(1) 学习QuartusⅡ软件的基本使用方法。
(2) 学习EDA实验开发系统的基本使用方法。
(3) 了解Verilog HDL程序的基本结构。
2、实验内容(1) 熟悉QuartusⅡ安装及调试步骤。
(2) 利用QuartusⅡ采用Verilog HDL设计完成电路，说明系统中各主要组成部分的功能。
根据选用的软件及EDA实验开发装置编好用系统仿真的波形文件及硬件验证的管脚锁定文件。
完成从设计输入、仿真验证到下载的全部设计过程。
3、主要仪器设备计算机，EDA实验开发板实验二计数器的设计1、实验目的和要求(1) 设计并实现计数器；(2) 进一步学习QuartusⅡ软件的使用方法；(3) 了解时序逻辑电路基本结构和开发流程。
2、实验内容(1) 根据计数器的逻辑原理，利用QuartusⅡ中的参数化计数器(LPM_COUNTER)设计一个设计一个模24方向可控计数器。
完成从设计输入、仿真验证的设计过程。
(2) 用Verilog HDL编写模24的计数器的代码，其逻辑原理如图2.3所示。
完成从设计输入、仿真验证的设计过程。
3、主要仪器设备计算机，EDA实验开发板实验三乘法器的设计1、实验目的和要求(1) 掌握Quartus II软件中提供的LPM_ROM宏模块的使用设计方法；(2) 熟悉QuartusⅡ软件的使用及设计流程；2、实验内容(1) 利用LPM_ROM核设计4*4乘法器，完成从设计输入、仿真验证的设计过程。
首先生成.mif文件。
将将4*4乘法器的结果填写到mif表中,还可以利用MATLAB程序生成此文件。
(2) 单击Tools—Mega Wizard Plug-In Manager来启动Mega Wizard 插件管理器，并新建一个IP 核。
选择Memory Compiler 下的ROM:1-PORT，并将输出目录确定为工程文件夹下的ip 文件夹，并以rom保存。
可编程逻辑器件FPGA实验指导书
可编程逻辑器件(FPGA)实验指导书北京航空航天大学电工电子中心2014-10-22目录一、可编程逻辑器件概述 (1)1.1可编程逻辑器件发展及应用意义 (1)1.2可编程逻辑器件FPGA/CPLD结构简介 (1)二、可编程逻辑器件应用实质和编程原则 (6)2.1选择可编程逻辑器件的实质(或目的或目标) (6)2.2可编程逻辑器件设计流程 (6)2.3硬件描述语言分类 (8)三、VHDL程序设计基本结构 (9)3.1实体(ENTITY) (9)3.2结构体(ARCHITECTURE) (11)3.3子程序（FUNCTION PROCEDURE） (12)3.4集合包（PACKAGE） (13)3.5库（LIBRARY） (14)3.6配置（CONGIFURATION） (15)四、VHDL语法和语句简介 (16)4.1数据类型 (16)1、标准数据类型 (16)2、标准逻辑类型 (16)3、用户自定义数据类型 (16)4.2VHDL语言运算符 (17)1、基本运算符 (17)2、关系运算符 (17)3、算术运算符 (17)4、其他运算符 (18)4.3赋值语句 (18)4.4 IF语句 (19)4.5 CASE语句 (20)4.6进程(PROCESS)语句 (21)4.7并行过程调用语句CONCURRENT PROCEDURE CALLS STATEMENT (23)1、并行信号赋值语句 (23)2、条件信号赋值语句 (23)3、选择信号赋值语句 (24)4.8元件例化语句 COMPONENT I NSTANTIATIONS (24)4.9 LOOP语句 (26)4.10跳出循环语句(NEXT、EXIT语句) (27)4.11 RETURN语句 (27)4.12 NULL语句 (28)五、状态机 (29)5.1、状态机类型定义语句 (29)5.2时序电路时钟的表述方法 (31)六、实验篇 (33)6.1、门电路系列实验(任选一个实验) (36)6.2、组合逻辑系列实验(任选一个实验) (36)6.3、触发器系列实验(任选一个实验，规则自已分析确定) (36)6.4、时序逻辑系列实验(任选一个实验，规则自已分析确定) (36)6.5、存储器设计系列实验(任选一个实验，规则自已分析确定) (37)6.6、状态机逻辑系列实验(任选一个实验) (37)6.7、综合系统逻辑系列实验(任选一个实验，规则自已分析确定) (37)七、FPGA实验平台简介 (38)7.1、A LTERA FPGA EP1C6Q240特性 (38)1、Cyclone系列器件特性 (38)2、Cyclone系列器件可选封装和I/O引脚数 (39)3、Cyclone 系列器件I/O Banks布局图 (39)4、Cyclone device IOEs 支持标准接口 (39)5、Cyclone FPGA EP1C6Q240器件特点 (40)6、Cyclone EP1C6(12)Q模块分布图 (40)7、Cyclone EP1C6Q资源分配 (40)8、Cyclone EP1C6240C8引脚布局图 (41)7.2、实验平台硬件接口电路功能 (45)1、电源单元 (46)2、输入单元 (46)3、输出单元 (46)4、接口单元 (47)5、扩展单元 (47)7.3、输入有源信号 (47)1、电源 (47)2、逻辑电平输入信号——8bit DIP 开关×3 (47)3、单脉冲输入信号 (48)4、连续脉冲输入信号 (49)5、4X4键盘输入信号 (50)7.4、显示方式(供输出信号选择不同显示效果) (51)1、LED显示方式 (51)2、七段数码管显示方式 (52)3、米字型数码管显示方式 (53)4、8X8点阵显示方式 (54)5、LCD显示方式 (55)7.5、实验平台FPGA EP1C6Q240C8引脚与负载区各接口电路之间对应关系 (56)7.6、集成开发环境使用 (57)1、文本编辑源程序文件步骤 (58)2、原理图和图表模块编辑步骤 (83)3、混合编辑(自底向上)步骤 (103)4、混合编辑(自顶向下)步骤 (103)一、可编程逻辑器件概述1.1可编程逻辑器件发展及应用意义可编程逻辑器件发展--从PROM(Programmable Read Only Memory)、PLA(Programmable Logic Array)、PAL(Programmable Array Logic)、可重复编程的GAL(Generic Array Logic)、到采用大规模集成电路技术的EPLD(Erasable Programmable Logic Device)，直到CPLD(Complex Programmable Logic Device)和FPGA(Field Programmable Gate Array)。
FPGA设计实验指导书
4'b1101:{q1,q2}<=2'b01;
4'b1110:{q1,q2}<=2'b00;
endcase
end
endmodule
2、设计一个2位信号的比较器，该比较器的电路符号如图2.1所示。
图2.1比较器电路符号
module bijiaoqi (A,B,E,L,G,CLK,RST);
3、异步复位的D触发器；
module DFF1(CLK,RST,Q,D)
input CLK,D,RST;
output Q;
reg Q;
always@(posedge CLK or negedge RST)
begin
if(!RST) Q<=O;
else Q<=D;
end
endmodule
4、同步置位/复位的D触发器；
end
always@(Q1)
if(Q1==5'h23) COUT<=1'b1;
else COUT<=1'b0;
endmodule
2、设计24分频时序电路。
module fenpinqi (CLK_1HZ,CLK_24MHZ,RST);
input CLK_24MHZ,RST;
output CLK_1HZ;
reg [4:0] Q1;
always@(posedge clk_in ,negedge RST)
begin
if(!RST)
begin Q1<=0; end
else if(EN) begin
if(!LOAD) Q1<=Q1;
FPGA应用开发实验指导书-new吐血推荐绝对好用!!!!!!!!!!
FPGA应用与开发实验指导书目录实验一：Quartus软件操作 (3)1.Quartus II 的文本编辑输入法 (4)2.Quartus II 的图形编辑输入法 (16)实验二：简单的组合逻辑电路设计 (20)1.四舍五入判别电路 .............................................................. 错误!未定义书签。
2.控灯电路 .............................................................................. 错误!未定义书签。
3.优先权排队电路 .................................................................. 错误!未定义书签。
实验三：显示译码电路 ................................................................ 错误!未定义书签。
1.数字循环显示 ...................................................................... 错误!未定义书签。
2.字母循环显示电路 .............................................................. 错误!未定义书签。
实验四：BCD码加法电路 ............................................................. 错误!未定义书签。
1.二进制码到BCD码的转换 ................................................ 错误!未定义书签。
2.1位BCD加法器 ................................................................. 错误!未定义书签。
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FPGA应用开发实验一Quartus II软件操作(二)一、实验目的(1)掌握Quartus II文本输入法设计电路的步骤。
(2)掌握Quartus II混合输入法进行电路层次化设计。
(3)掌握在Quartus II中调用ModelSim进行仿真二、实验内容及步骤1.Quartus II文体输入法设计电路实例首先要建立设计项目。
第1步：打开QuartusII。
第2步：新建一个空项目。
执行File->New Project Wizard命令，进入新建项目向导。
如图4-1所示，填入项目的名称，默认项目保存路径在Quartus安装下，也可修改为其他地址，视具体情况而定。
图4-1新建项目向导第3步：执行Next，进入向导的下一页进行项目内文件的添加操作，如果没有文件需要添加，则直接按Next即可。
第4步：指定CPLD/FPGA器件，如图4-2所示，选择芯片系列为“CycloneII”，型号为“EP2C35F672C6N”。
选择型号时，可直接在列表框中查找，也可通过指定封装方式（Package）为“FBGA”、引脚数（Pin count）为“672”以及速度等级（Speed grade）为“6”这3个参数值来进行筛选。
图4-2器件选择第5步：向导的后面几步不做更改，直接按Next即可，最后按Finish结束向导。
到此即完成了一个项目的新建工作。
第6步：新建一个Verilog HDL文件。
由于之前建立的项目还是一个空项目，所以接着需要为项目新建文件。
执行File->New 命令，在“Device Design Files”选项页中选择“Verilog HDL File”,然后点击OK按钮。
这时自动新建一个名为Verilog1.v的文档，执行File->Save As命令，将文档另存为and2gate.v文件，结果如图4-3所示。
图4-3新建Verilog HDL文件第7步：代码输入。
在and2gate.v 代码编辑窗口内输入以下代码：module and2gate (y,a,b);input a,b;output y;reg y;always @(a or b)y<=a &b;endmodule第8步：代码的语法检查和编译。
……（略）此处与第三部分第一个实验（Quartus II 图形输入软件操作）步骤中第11步～第20步一样。
其中引脚分配参考表4-1。
表4-1引脚分配第9步：程序下载（配置FPGA ）。
用USB 连接线连接DE2的USB Blaster 端口和电脑即可进行程序的下载。
在DE2平台上，可以对FPGA 进行两种模式配置：一种是JTAG 模式，通过USB Blaster 直接配置FPGA ，但掉电后，FPGA 中的配置内容会丢失，再次上电需要用电脑重新配置；另一种是在AS 模式下，通过USB Blaster 对DE2平台上的串行配置器件EPCS16进行编程，平台上电后，EPCS16会自动配置FPGA 。
通过DE2平台上的SW19选择配置模式，SW19置于RUN 位置，即选择JTAG 模式配置；置于PROG 位置，则选择AS 模式对EPCS16进行编程。
JTAG 模式配置：1)用USB 连接线连接DE2和电脑，将SW19置于RUN 位置。
选择Tools->Programmer 命令，打开配置窗口，如图4-4所示。
图4-4下载配置窗口2)图中第一列显示“No Hardware”，说明未指定硬件设备，单击Hardware Setup 按钮，打开硬件设置窗口，如图4-5所示。
双击列表框中的USB-Blaster ，然后点击Close 按钮，完成硬件设置。
信号FPGA 引脚DE2板上器件aPIN_N25SW0bPIN_N26SW1y PIN_AE22LEDG0图4-5硬件设置窗口3)从图4-6可以看出，硬件已经设置完成，而且待配置的文件也已经在文件列表中。
然后选中Program/Config选项，单击Start按钮，开始编程。
编程结束后，即可在DE2上验证，将SW0和SW1置于1的位置，可以看到LEDG0灯亮。
图4-6下载配置窗口AS模式配置：1)首先需要设置串口配置器件，选择Assignments->Settings命令，打开设置窗口如图4-7所示。
图4-7串口配置器件设置窗口2)单击Device&Pin Options..按钮，打开器件及引脚选项窗口，如图4-8所示。
切换到Configuration页。
在Configuration Device下拉框中选择“EPCS16”，单击OK按钮结束配置。
图4-8器件及引脚选项窗口3)将DE2上的SW19置于PROG位置。
重新选择Tools->Programmer命令，打开编程窗口，在Mode下拉框中选择“Active Serial Programming”，这时会弹出图4-9所示的对话框，提示是否清除现有编程器件，选择“是”即可。
图4-9提示对话框4)接着需要重新添加配置文件，单击Add Files按钮，添加and2.pof配置文件。
选中Program/Config选项，如图4-10所示。
单击Start按钮，开始编程。
编程结束后，将SW19置于RUN位置，再进行测试。
图4-10下载配置窗口2混合输入法完成层次化设计实例采用混合输入法完成由与门和三态门组合成的三态与门。
(1)三态门电路中共有2个输入信号：数据输入信号din和三态使能信号en。
还有一个输出信号dout。
三态门的逻辑功能是：当en='1'时，dout<=din；当en='0'时，dout<='Z'。
Verilog HDL程序如下：module trigate(dout,din,en);input din,en;output dout;reg dout;always@(en or din)beginif(en)dout<=din;elsedout<=1'bZ;endendmodule实验步骤如下：第1步：在前面那个项目的基础上新建一个verilog HDL 文件，起名为trigate.v ，并输入上面的源程序。
第2步：在项目导向（Project Navigator ）窗口中，如图4-11所示。
选择文件（Files ）管理页面，点开Device Design Files 项，右击trigate.v 文件，选择“Set as Top-Level Entity”选项。
目的是将trigate.v文件设为项目的顶层实体。
图4-11项目导向（Project Navigator ）窗口第3步：对源程序进行语法检查，直到程序无误。
第4步：功能仿真，新建矢量波形图，起名为trigate.vwf ，仿真结果如图4-12所示。
图4-12仿真结果第5步：按照表4-2进行引脚分配。
重新编译，并下载。
表4-2引脚分配(2)三态与门利用前面已完成的与门和三态门组合成一个三态与门。
与前面两个例子不同的是，在这里不是采用文本编辑器完成设计输入，而是采用图形编辑器。
QuartusII 的原理图输入设信号FPGA 引脚DE2板上器件dinPIN_N25SW0enPIN_N26SW1dout PIN_AE22LEDG0计法可以与传统的数字电路设计法接轨，即把传统方法得到的设计电路的原理图,用EDA 平台完成设计电路的输入、仿真验证和综合,最后编程下载到可编程逻辑器件(FPGA/CPLD)或专用集成电路(ASIC)中。
在EDA设计中,不必进行传统电路设计过程的布局布线、绘制印刷电路板、电路焊接、电路加电测试等,从而提高了设计效率,降低了设计成本,减轻了设计者的劳动强度。
然而,原理图输入设计法的优点不仅如此,它还可以方便地实现数字系统的层次化设计,这是传统设计方法无法比拟的。
层次化设计也称为"自底向上"的设计，即将一个大的设计项目分解为若干个子项目或若干个层次来完成。
先从底层的电路设计开始,然后从高层次的设计中逐级调用低层次的设计结果，直至顶层系统电路的实现。
对于每个层次的设计结果,都经过严格的仿真验证,以尽量减少系统设计中的错误。
每个层次的设计均可以用原理图输入法实现,也可以用其他方法(如HDL文本输入法)实现,这种方法称为"混合设计输入法"。
层次化设计为大型系统设计及SOC或SOPC的设计提供了方便、直观的设计途径。
操作步骤如下：第1步：首先将上述两个Verilog HDL文件生成为符号（Symbol），以供后续步骤使用。
在图4-13所示的项目导向（Project Navigator）窗口中，右击and2gate.vhd，选择Create Symbol Files for Current File命令，即生成了and2gate符号。
用同样的方法生成trigate符号。
图4-13项目导向（Project Navigator）窗口第2步：新建一个图形文件。
选择File->New命令，选择“Diagram/Schematic File”，点击OK按钮完成。
将该图形文件另存为tri_and_gate.bdf。
图形编辑窗口如图4-14所示，窗口左边是图形编辑工具条。
图4-14图形编辑窗口第3步：在图形编辑窗口的空白处双击，打开符号库，如图4-15所示。
展开Project项，可以看到有两个之前生成的符号分别是and2gate和trigate。
选择and2gate，单击OK按钮，该符号就会出现在图形编辑窗口，单击左键即在窗口内放置该符号。
用同样的方法放置trigate符号。
图4-15符号库第4步：再次打开符号库，在name输入栏中输入“input”，符号库自动在库中找到输入（input）符号，并选中“Repeat-insert mode”点击OK按钮，如图4-16所示。
可反复在编辑窗口中放入输入符号，直到单击右键取消放置为止。
由于输入信号一共有3个，所以需要放入3个输入符号，并将3个输入符号命名为dina、dinb和en。
用同样的方法放置1个输出（output）符号，并命名为dout。
再选择工具栏中的按钮，将各符号连接起来，结果如图４-17所示。
图4-16input输入端符号图4-17三态与门原理图第5步：保存图形文件，并将tri_and_gate.bdf设置为顶层实体。
再次编译项目文件，并进行功能仿真，仿真结果如图4-18所示。
图4-18仿真结果第6步：按照表4-3分配引脚，重新编译并下载验证。
表4-3引脚分配3.在Quartus II中调用ModelSim 进行仿真(1)Quartus II 的相关设置1)在Quartus II 中指明仿真工具及路径在Quartus II 中执行Tools\Options,打开EDA Tool Options 选项卡。