黄红涛实验报告--同步计数器

学生实验报告
实验课名称：VHDL硬件描述语言
实验项目名称：同步计数器
专业名称：电子科学与技术
班级：电子科学与技术一班
学号：3205080134
学生姓名：黄红涛
教师姓名：程鸿亮
_____2010___年_11___月__13__日
组别_____________________ 同组同学_ 刘增辉
实验日期：2011 年11 月13 日实验室名称______ 成绩____ 一、实验名称：
同步计数器
二、实验目的与要求：
实验目的：
设计一个同步二十四进制计数器，理解触发器同步计数工作机制，掌握同步触发控制的VHDL描述方法以及异步清零的描述方法。

实验要求：
通过VHDL编程，实现一个同步二十四进制计数器，要求有1个异步清零端、1个时钟脉冲输入、驱动7段数码管显示的个位和十位信号端，具体接口说明如下图所示。

clk：计数时钟脉冲输入；
clr：异步清零信号，高电平有效，此
时输出显示为“00”
ten[6..0]：十位数的7段数码管显示输
出；
one[6..0]：个位数的7段数码管显示输
出；
首先在QuartusII上进行功能和时序仿真，之后通过器件及其端口配置下载程序到SOPC开发平台中。

在硬件实现中，要求：
1.用实验平台的按键实现清零(clr)：采用模式2的输入方式，要求用键1实现清零。

2.用实验平台的数码管实现计数输出的显示：要求使用数码管8显示十位、数码管7显示
个位。

3.用实验平台的LED发光阵列的LED8显示进位信号，要求当数码管输出“23”
时，进位输出有效。

4.计数器的时钟信号采用实验平台的clock0时钟资源：
可以通过跳线选择不同的时钟频率，clock0的时钟范围是0.5Hz～20MHz。

此频率不能选择的太高，一般应选择16Hz以下，同学们可以调节此跳线观察计数效果。

三、实验内容：
实验步骤：
1. 打开QuartusII软件，建立一个新的工程：
2. 建立VHDL文件：
3. 建立矢量波形文件
4. 进行功能仿真
5. 进行时序仿真
6. 器件的下载
四、实验条件：
1. WindowsXP操作系统
2. QuartusII EDA开发系统
3. 杭州康芯SOPC硬件开发平台
五、实验原理：
1．程序流程图：
开始
结束
2
硬件设置与调试原理：
1）采用模式2的输入方式，用验平台的按键实现清零(clr)，用LED8作为进位输出指示灯，用数码管8显示十位、数码管7显示个位，当异步清零端为高电平‘1’时，无论当前计数器的输出为多少，即可改变输出结果为“00”，数码管8，数码管7分别显示输出的十位和个位，计数结果直接可以通过数码管的显示数据读出来，当计数到达“23”时，此LED 上面为高电平，正常发光。

2）计数器的输出信号随时钟信号clk 的变化具有规律性，他们的变化遵循以下规律：
3)计数器的时钟信号采用实验平台的clock0时钟资源：可以通过跳线选择不同的时钟频率，clock0的时钟范围是0.5Hz ～20MHz 。

此频率不能选择的太高，一般应选择16Hz 以下.开发平台的适配板上有20MHz 时钟资源，通过适配板上的跳线可以选择采用适配板的固定20MHz 频率信号或者I/O 板上的clock0时钟资源(此两类时钟在管脚映射表中都称为clock0，当然对于此实验计数时钟频率不能太高，所以必须通过跳线选择较低的频率).
六、源代码：library ieee;
use ieee.std_logic_1164.all; entity cnt24 is
port(clk,clr:in std_logic;
开始
结束
ten,one:out std_logic_vector(6 downto 0)
co:out std_logic);
end entity;
architecture one of cnt24 is
signal cnt_temp:integer rang 0 to 23;
function int_to_seg7(data:integer rang0 to 10)return std_logic_vector is variable out_temp:std_logic_vector(6 downto 0);
begin
case data is
when 0=>out_temp:="0111111";
when 1=>out_temp:="0000110";
when 2=>out_temp:="1011011";
when 3=>out_temp:="1001111";
when 4=>out_temp:="1100110";
when 5=>out_temp:="1101101";
when 6=>out_temp:="1111101";
when 7=>out_temp:="0000111";
when 8=>out_temp:="1111111";
when 9=>out_temp:="1101111";
when others=>out_temp:="0000000";
end case;
return out_temp;
end function int_to_seg7;
begin
count:process(clk,clr)
begin
if(clr='1') then
cnt_temp<=0;
co<='0';
elsif(clk'event and clk='1') then
if(cnt_temp=23) then
cnt_temp<=0;
co<='1';
else
cnt_temp<=cnt_temp+1;
co<='0';
end if;
end if;
end process count;
display:process(cnt_temp)
variable one_t,ten_t:integer;
begin
one_t:=cnt_temp mod 10;
ten_t:=cnt_temp/10;
one<=int_to_seg7(one_t);
ten<=int_to_seg7(ten_t);
end process display;
end architecture one;
七、实验结果与分析：
创建波形文件，进行功能仿真：
进行时序仿真：
实验结果照片
正常计数状态，数码管8和数码管7进行输出显示，此时计数到4。

清零信号有效，输出为“00”。

输出为“23”时，进位显示LED8被点亮。

八、讨论和回答问题及体会：
1、信号与变量值带入有区别。

在变量的赋值语句中，该语句一旦执行，其值会立即被赋予变量，在执行下一条语句时，该变量的值就为上一句新赋的值。

而对于信号代入语句，该语句即使被执行也不会立即代入，下一条语句执行时，仍使用原来的信号值。

故在程序中计数时，要使用变量，否则会报错。

2、在程序的编写过程中，我们应该首先分析各个端口的优先级顺序，这一点就
可以利用if语句首先进行判断。

这一点是用VHDL语言进行设计数字逻辑电路的共同点，是我们学习过程中必须掌握的内容。

3、实验中，需要对每一个端口指定器件的引脚，在引脚指定过程中需要参照开发系统所给的I/O端口映射表，通过开发平台上每个I/O器件附近的I/O编号，在映射表中找到相应的引脚名，填入相应的对话框。

这一应该特别小心，也是实验最后成败的最为关键的一步。

4、在实验中所遇到的还有一个问题就是模式的选择，在此实验中，应该选择模式2。

注意频率资源的选择，选择Clock的频率，但此频率不能选择的太高，一般应选择16Hz以下。

注意适配板上跳线，若跳线置右，则连接I/O板上的clock0，跳线置左，则选择适配板上的20MHz时钟。

这些都是实验中的小问题，在实验中只有养成严谨科学的态度和作风，认真注意各个实验细节，才能保证实验的最后成功。