数字电路第八章ok

第八章 可编程逻辑器件 2. GAL输出逻辑宏单元OLMC的组成 输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选 择器MUX、时钟控制、使能控制和编程元件等组成，如下图：
第八章
可编程逻辑器件
五、用PLD实现逻辑电路的方法与过程
用可编程逻辑器件来设计电路需要相应的开发软件平台 和专用的编程器，可编程逻辑器件开发软件和相应的编程器 多种多样。 特别是一些较高级的软件平台，一个系统除了方案设计和 输入电路外，其它功能都可用编程软件自动完成。 可编程逻辑器件设计电路过程如下图所示
例: 试用PLA实现四位 自然二进制码转换成 四位格雷码。
（1）设四位自然二进制 码为B3B2B1B0，四位格雷 码为G3G2G1G0，其对应 的真值表如下表所示。 ① 表达式
G 3 G 2 G 1 G 0
= B3 = B3 ⊕ B2 = B 2 ⊕ B1 = B1 ⊕ B 0
第八章 可编程逻辑器件 （2）转换器有四个输入信号，化简后需用到7个不同的乘积 项，组成4 个输出函数，故选用四输入的7×4PLA实现. 输出表达式为 G3=B3 G2=B3B2+B3B2 G1=B2B1+B2B1 G0=B1B0+B1B0
第八章 可编程逻辑器件 2.与、或全编程： 代表器件是PLA（Programmable Logic Array），下 图给出了PLA的阵列结构，在PLD中，它的灵活性最高。 由于与或阵列均能编程的特点，在实现函数时，只需形成 所需的乘积项，使阵列规模比PROM小得多。
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可编L(Programmable Array Logic) 和GAL（Generic Array Logic）。 这种结构中，或阵列固定若干个乘积项输出，见下图。
电 路方 设案 计 设 计 输 入 优 化 电 路 选 择 器 件 编 程 器时 件序 功检 能查
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可编程逻辑器件
六、可编程逻辑阵列PLA
可编程逻辑阵列PLA和PROM相比之下，有如下特点： （1）PROM是与阵列固定、或阵列可编程，而PLA是与 和或阵列全可编程。 （2）PROM与阵列是全译码的形式，而PLA是根据需要 产生乘积项，从而减小了阵列的规模。 （3）PROM实现的逻辑函数采用最小项表达式来描述； 而用PLA实现逻辑函数时，运用简化后的最简与或式，即 由与阵列构成乘积项，根据逻辑函数由或阵列实现相应乘 积项的或运算。 （4）在PLA中，对多输入、多输出的逻辑函数可以利用 公共的与项，因而，提高了阵列的利用率。
B3 B2 B1 B0 与 阵 列
图仅用了七个乘积 项，比PROM全译码少用 G 9个，实现的逻辑功能是 或 G 一样的。从而降低了芯片 阵 G 列 的面积，提高了芯片的利 G 用率，所以用它来实现多 FPLA的阵列图 输入、多输出的复杂逻辑 函数较PROM有优越之处。PLA除了能实现各种组合电路外，还可以在
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可编程逻辑器件 专用集成电路（简称ASIC）
系统放在一个芯片内
Application Specific Integrated Circuit 用户定制 集成电路 全定制（Full Custom Design IC） ASIC 厂商直接做出。如：表芯 半定制（Semi-Custom Design IC） 标准单元（Standard Cell） 半定制 门阵列（Gate Array） 厂商做出半成品
当最上面的乘积项为高电平时，三态 门开通，I/O可作为输出或反馈；乘积 项为低电平时，三态门关断，是输入。
第八章 可编程逻辑器件 3. 寄存器型输出结构：也称作时序结构，如下图所示。 8个乘积项 CP和使能是PAL的公共端
触发器的Q端可以 或非门的输出通过D触发器， 通过三态缓冲器 在CP的上升沿到达时输出。 送到输出引脚 触发器的反相端反馈回与 阵列，作为输入信号参与 更复杂的时序逻辑运算
第八章
可编程逻辑器件
第八章 可编程逻辑器件
简介 §8-1 可编程逻辑器件PLD概述 §8-2 可编程阵列逻辑(PAL)和通用阵列逻辑(GAL) §8-3 高密度可编程逻辑器件HDPLD原理及应用 §8-4 现场可编程门阵列(FPGA)
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可编程逻辑器件
焊点多，可靠性下降 系统规模增加，成本升高 传统的逻辑系统，当规模增大时 功耗增加 （SSI MSI) 占用空间扩大 连接线与点增多 抗干扰下降
第八章 可编程逻辑器件 4. 带异或门的寄存器型输出结构： 增加 了一个 异或 门 把乘积项分割成两 两个和项在触发器的输入 端异 或之后 ， 个和项 在时钟上升沿到来时存入触发器内
有些PAL器件是由数个同一结构类型组成，有的则是由 不同类型结构混合组成。 如由8个寄存器型输出结构组成的PAL器件命名为PAL16R8， 由8个可编程I/O结构组成的PAL器件则命名为PAL16L8；由8个带 异或门的寄存器组成的PAL器件则命名为PAL20X8。
第八章 可编程逻辑器件 （二）PAL16L8的使用 PAL的例题请同学参看例8.3.1和8.3.2。 应用PAL16L8设计组合逻辑电路，主要步骤是将输出和输 入写成最简与或表达式，然后确定PAL16L8的引脚和编程。 目前 能 够支 持 PAL 的编程 软 件 已 相 当成 熟 ，芯片应用 也 很普及，但是由于其集成密度不高、编程不够灵活，且只能 一次编程，很难胜任功能较复杂的电路与系统。
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可编程逻辑器件 自然二进制码 B3B2B1B0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 格雷码 G3G2G1G0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0
输入信号 互补 输出函数
输入 电路
与门 或门 乘积项 和项 阵列 阵列
输入
可直接 输出 也可反馈到输入
输出 电路
反馈输入信号
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二、PLD的逻辑符号表示方法
1.输入缓冲器表示方法 PLD具有较大的与或阵列，逻辑 图的 A A 画法与传统的画法有所不同 2.与门和或门的表示方法 A
F1
第八章 可编程逻辑器件 1. 专用输出基本门阵列结构 四个乘积项 一个输入
输入信号
四个乘积项且通过 或非门低电平输出
如输出采用或门，为高电平有效 PAL器件。 若采用互补输出的或门，为互补 输出器件。
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2. 可编程I/O输出结构 可编程I/O结构如下图所示。 两个输入，一个来自外部I，另一来 8自 个反馈 乘积项 I/O
下图给出最简单的PROM电路图，右图是左图的简化形式。
固定连接点 （与） 编程连接点 （或）
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可编程逻辑器件
实现的函数为：
F1 = A • B + A • B
F2 = A • B + A • B
F3 = A • B
三、PLD的分类
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可编程逻辑器件
PLD基本结构大致相同，根据与、或阵列是否可编程分为三类： （1）与固定、或编程：ROM和PROM （2）与或全编程：PLA （3）与编程、或固定：PAL、GAL和HDPLD 1.与固定、或编程：与阵列全固定，即全译码；ROM和PROM
或阵列之后接入触发器组，作为反馈输入信 号，实现时序逻辑电路。
3 2 1 0
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可编程逻辑器件
例：用FPLA和JK触发器实现模4可逆计数器。当X=0
时加法计数；X=1减法计数。
解：⑴ 画出状态图。 ⑵ 求激励方程和输出方程。 J1=K1=1 J2=K2=XQ1+XQ1 Z=XQ2Q1+XQ2Q1 ⑶ 画出时序FPLA阵列图。
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可编程逻辑器件 各种 PLD 的 结构特点 各种 PLD 的结构特点
类 型 PROM PLA PAL GAL 阵 与 固定 可编程 可编程 可编程 列 或 可编程 可编程 固定 固定 输出方式 TS,OC TS,OC,H,L TS,I/O,寄存器 用户定义
四、PLD的性能特点
采用PLD设计数字系统和中小规模相比具有如下特点： 1.减小系统体积：单片PLD有很高的密度，可容纳中 小规模集成电路的几倍到十几倍。 2.增强逻辑设计的灵活性：使用PLD器件设计的系 统，可以不受标准系列器件在逻辑功能上的限制。 3.缩短设计周期：由于有可编程特性，用PLD设计一个 系统所需时间比传统方式大为缩短。
可编程逻辑器件（Programmable Logic Device，PLD）
近年来PLD从芯片密度、 速度等方面发展迅速，已成 为一个重要分支。
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可编程逻辑器件
§8-1 可编程逻辑器件PLD概述
PLD是70年代发展起来的新型逻辑器件，相继出现了ROM、 PROM、PLA、PAL、GAL、EPLD 等，它们组 成基本相似。 •和 可FPGA 由或阵列直接 输出， 构成组合方式输出； 输• 出 既 可以是低 电平有效， 通 过寄存 PLD 主体 器输出， 又构 可成时 以是序方式输 高电平有效 。 一、PLD的基本结构 出。
二、通用阵列逻辑GAL器件
采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程 的特性。 与PAL相比，GAL的输出结构配置了可以任意组态的输出 逻辑宏单元OLMC（Output Logic Macro Cell），
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可编程逻辑器件 PAL结构
GAL和PAL在结构上的区别见下图：
适当地为 OLMC进行 编程，GAL 就可以在功 能上代替前 面讨论过的 PAL各种输 出类型以及 其派生类型