数字电路-第八章PLD

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第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述 各种PLD的结构特点
类 型 PROM PLA PAL GAL 阵 与 固定 可编程 可编程 可编程 列 或 可编程 可编程 固定 固定 输出方式
TS, OC TS, OC, H, L TS, I/O, 寄存器 用户定义
11 1111 11
第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
三、PLD的分类
1. 与固定、或编程
AB C
0 0 0
0 0 0 1 1 0
与阵列全固定，ROM和PROM
输 出 全 部 最 小 项
A A
B B
C C
连接点编 程时，需画 一个叉。
1 1
1
全译码
12 1212 12
第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
27 2727 27
第八章 可编程逻辑器件PLD
两个和项在触发器的输入端异或之后， 在时钟上升沿到来时存入触发器内 4. 带异或门的寄存器型输出结构
第三节 可编程阵列逻辑PAL 把乘积项分割成两 增加了一个异或门
个和项
28 2828 28
第八章 可编程逻辑器件PLD
第四节 通用逻辑阵列GAL 一、通用阵列逻辑GAL器件
第八章 可编程逻辑器件PLD
第一节 第二节 第三节 可编程逻辑器件PLD概述 可编程逻辑阵列PLA 可编程阵列逻辑PAL
第四节
第五节
通用阵列逻辑GAL
高密度可编程逻辑器件HDPLD原理及应用
第八章 可编程逻辑器件PLD 简 介 连接线与点增多
抗干扰下降
2 2 2 2
第八章 可编程逻辑器件PLD 简 介
3.设计周期缩短：由于可编程特性，用PLD设计一个系统所 需时间比传统方式大为缩短；
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第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
四、 PLD的性能特点
4.系统处理速度提高：实现任何逻辑功能比用中小规模器件 所需的逻辑级数少。简化了系统设计，减少了级间延迟， 提高了系统的处理速度； 5.系统成本降低：由于PLD集成度高，测试与装配的量大大 减少，避免了改变逻辑带来的重新设计和修改，有效地降 低了成本； 6.系统的可靠性提高：减少了芯片数量和印制板面积，减少 相互间的连线，增加了平均寿命, 提高抗干扰能力，从而增 加了系统的可靠性； 7.系统具有加密功能：某些PLD器件，如GAL或高密度可 编程逻辑器件本身具有加密功能。
F1 A B A B
F2 A B A B
F3 A B
第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
三、PLD的分类
根据与或阵列是否可编程分为三类： （1）与固定、或编程：ROM和PROM
（2）与或全编程：PLA
（3）与编程、或固定：PAL、GAL和HDPLD
可编程
第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
三、PLD的分类
3. 与编程、或固定 每个交叉点都 代表器件PAL 可编程。 （Programmable Array Logic） 和GAL（Generic Array 为两个乘积 O1 Logic）。 项之和。 ×
在这种结构中，或 阵列固定若干个乘积项 输出。
G3 B3 G 2 B 3 B 2 B 3 B 2 7项 G 1 B 2 B 1 B 2B 1 G 0 B 1 B 0 B 1B 0
4个输出
用了七个乘积项，比PROM全译码少用9个， PLA除了能实现各种组合电路外，还可以在或阵列之后 接入触发器组，作为反馈输入信号，实现时序逻辑电路。
18 1818 18
第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
四、用PLD实现逻辑电路的方法与过程
用可编程逻辑器件设计电路需要相应的开发软件平台 和编程器，可编程逻辑器件开发软件和相应的编程器多种 多样。 特别是一些较高级的软件平台，一个系统除了方案设 计和输入电路外，其它功能都可用编程软件自动完成。 设计人员完成 可编程逻辑器件设计电路过程如下图所示：
传统的逻辑系统:当规模增大时
焊点多，可靠性下降； 系统规模增加，成本升高； 功耗增加； 占用空间扩大。 专用集成电路（简称ASIC） 用户定制 集成电路
系统放在一个芯片内
3 3 3 3
第八章 可编程逻辑器件PLD 厂商直接做出。 简 介 如：表芯
全定制（Full Custom Design IC） 厂商做出半成品 ASIC 半定制（Semi-Custom Design IC）
编程连接 固定连接 ABCD F1=A•B•C
7 7 7 7
第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
二、PLD的逻辑符号表示方法
2. 与门和或门的表示方法
×
×
F2
ABCD F2=B+C+D
8 8 8 8
第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
3. 三种特殊表示方法
4.带异或门的寄存器型输出结构
24 2424 24
第八章 可编程逻辑器件PLD
第三节 可编程阵列逻辑PAL
输入信号 1.专用输出基本门阵列结构
II
四个乘积项通过 或非门低电平输出。 四个乘积项
一个输入 或非门低电平有效PAL器件（L型） 或门高电平有效PAL器件（H型） 互补器件互补输出PAL器件（C型）
25 2525 25
第八章 可编程逻辑器件PLD
第三节 可编程阵列逻辑PAL 2. 可编程I/O输出结构
8个乘积项
26 2626 26
第八章 可编程逻辑器件PLD
第三节 可编程阵列逻辑PAL CP和使能是PAL的公共端 3. 寄存器型输出结构
8个乘积项
触发器的Q端可以 或非门的输出通过D触发器， 通过三态缓冲器 在CP的上升沿时到达输出。 送到输出引脚 触发器的反相端反馈回与 阵列，作为输入信号参与 更复杂的时序逻辑运算
电 路方 设案 计 设 计 输 入 优 化 电 路 选 择 器 件 编 程 器时 件序 功检 能查
19 1919 19
第八章 可编程逻辑器件PLD
第二节 可编程逻辑阵列PLA 一、可编程逻辑阵列PLA
可编程逻辑阵列PLA和PROM相比之下，有如下特点：
1. PROM是与阵列固定、或阵列可编程，而PLA是与和或阵 列全可编程； 2. PROM与阵列是全译码的形式，而PLA是根据需要产生乘 积项，从而减小了阵列的规模； 3. PROM实现的逻辑函数采用最小项表达式来描述。而用 PLA实现逻辑函数时，运用简化后的最简与或式. 4. 在PLA中，对多输入、多输出的逻辑函数可以利用公共的 与项，因而提高了阵列的利用率。
20 2020 20
例: 试用PLA实现四位自然二进制码转换成四位格雷码。 （1）设四位自然二进制码为B3B2B1B0，四位格雷码为 G3G2G1G0，得其对应的真值表如下。
NO 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 A1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 B0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 G3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 G2 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 G1 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 G0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0
一、 PLD的基本结构
• 可由或阵列直接输出， PLD有多种品种：PROM、PLA、PAL、GAL、EPLD 构成组合； 和FPGA等。但它们组成结构基本相似 • 通过寄存器输出， 输出既可以是低电平有 PLD主体 构成时序方式输出。 效，又可以是高电平有效。
输入信号
输入 电路
互补
与门 或门 乘积项 和项 阵列 阵列
（2） 根据表列出逻辑函数 并简化，得最简输出表达式
G3 B3 G 2 B 3 B 2 B 3B 2 G 1 B 2 B 1 B 2B 1 G 0 B 1 B 0 B 1B 0
（3）转换器有四个输入信号，化简后需用到7个不同的乘积项， 组成4 个输出函数，故选用四输入的7×4PLA实现，
PAL结构
GAL结构
第八章 可编程逻辑器件PLD
输出端数量 输入端数量 （一）GAL器件结构和特点 1. GAL16V8的基本结构
第四节 通用逻辑阵列GAL
16个输入引脚：2~9固定做输入引脚 1、11、12、13、14、17、18、19可设置成输入引脚 一个共用时钟CLK 8个输出缓冲器 8个输出反馈缓冲器 输出引脚： 12、13、14、15、16、17、18、19 8个输入缓冲器8个OLMC 阵列规模：64（与）32（输入）
第八章 可编程逻辑器件PLD
第四节 通用逻辑阵列GAL
2. GAL输出逻辑宏单元OLMC的组成
或门：输入端共八个乘积项，一个乘积项来自于选择器PTMUX
输入
可直接 输出 也可反馈到输入
输出 电路
输出函数
反馈输入信号
6 6 6 6
第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
二、PLD的逻辑符号表示方法
1. 输入缓冲器表示方法 PLD具有较大的与或阵列，逻辑图 A 的画法与传统的画法有所不同。 2. 与门和或门的表示方法
×
A A F1
PROM —与固定，或编程 PLA —与或均可编程 SPLD PAL —与编程，或固定 与—或阵列 单元电路 GAL 逻辑模块 CPLD CPLD HDPLD
FPGA 任何组合函数都可表示为与—或表达式：
F A B BCD
PLD
GA SCA
用两级与—或电路实现
5 5 5 5
第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
例:四位自然二Fra Baidu bibliotek制码转换成四位格雷码
PROM:16×4
PLA:7 ×4
第八章 可编程逻辑器件PLD
第三节 可编程阵列逻辑PAL 一、可编程阵列逻辑器件PAL
PAL采用双极型熔丝工艺，工作速度较高。 PAL的结构: 与阵列可编程、或阵列固定.
（一）PAL的基本结构
1.专用输出基本门阵列结构 2.可编程I/O输出结构 3.寄存器型输出结构
1.输入全编程，输出为0。 2.也可简单地对应的与门中画叉，因此E=D。 3.乘积项与任何输入信号都没有接通，相当与门输出为1。
9 9 9 9
下图给出最简单的PROM电路图，右图是左图的简化形式。 固定连接点 （与）
AB
编程连接点 （或）

AB
AB
AB


实现函数的表达式：
最小项表达式
实现的函数为：
三、PLD的分类 2. 与、或全编程
代表器件是PLA（Programmable Logic Array），下图给 出了PLA的阵列结构。 不象PROM那样与 由于与或阵列均能编 阵列需要全译码。 × 程的特点，在实现函数时， × 所需的是简化后的乘积项之 和，这样阵列规模比PROM 小得多。
×
×
13 1313 13
16 1616 16
第八章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述
四、 PLD的性能特点
采用PLD设计数字系统和中小规模相比具有如下特点：
1.系统体积减小：单片PLD有很高的密度，可容纳中小规模 集成电路的几片到十几片； 2.逻辑设计的灵活性增强：使用PLD器件设计的系统，可以 不受标准系列器件在逻辑功能上的限制；
×
O1
14 1414 14
第八章 可编程逻辑器件PLD
输 入
3种基本的PLD结构
PROM
B
A
与阵列固定
与 门 阵 列 或 门 阵 列
与 输入
PAL
B
A
与阵列可编程
或阵列可编程
输 入
门
或 门 阵 列
Y 输 出
Z
阵 列
PLA
与 门 阵 列
B
A
与阵列可编程
或阵列固定
或 门 阵 列
Y 输出
Z
或阵列可编程
Y 输 出 Z
标准单元（Standard Cell Array 简称SCA）
半定制 门阵列（Gate Array简称GA ） 可编程逻辑器件（Programmable Logic Device）
近年来PLD从芯片密度、速度等方面发展迅速，已成 为一个重要分支。
4 4 4 4
第八章 可编程逻辑器件PLD 由大量的二级与—或 单元电路组成 第一节 可编程逻辑器件PLD概述