EDA课程设计报告——停车场停车位显示系统(基于QUARTUS II软件)

目录1 课程设计目的 (1)2 课程设计要求 (1)3 相关知识 (1)4 课程设计分析 (2)5系统设计仿真与波形分析 (9)6程序源代码 (9)7结束语 (16)8参考文献 (16)I停车场停车位显示系统1.课程设计目的利用所学的EDA设计方法设计停车场停车位显示系统，熟练使用使用QUARTUSII应用软件，进一步学习使用VHDL语言、原理图等EDA设计方法进行综合题目的方法。

2.课程设计内容设计一个有64个停车位的停车场，要求：（1）用8x8点阵表示停车场的64个车位，灯点亮表示该车位为空，灯熄灭表示该车位有车。

（2）车能够自由地停在任何空的停车位上，任何停车位上的车都可以离开停车场。

（3）停车场的初态是所有车位都没有车。

1.调试底层模块，并时序仿真。

2.设计顶层模块，并时序仿真。

3.撰写课程设计报告，设计报告要求及格式见附件3.相关知识随着新世纪经济持续快速发展，私人购车量大幅提高。

庞大的车辆系统给我们日常生活带来很多问题。

首先要面对的就是车辆停置的有效管理。

在停车场管理中，停车场的土地资源是有限的，因此在停车场土地资源的有效利用也就相当重要。

设计合理和完善的车位显示管理系统是很必要的。

本课题为停车场停车位显示系统设计，其中包括：传感器的选用、FPGA处理芯片的选定和系统功能程序的设计。

其中传感器是用来测量车位上是否有车，处理芯片对传感器测量数据进行分析。

当某个车位驶入一辆车,则传感器接收到信息并输出, 经过处理芯片对信号进行分析处理，并且输出显示。

在整个设计中停车位信息的传输是关键，车位信息检测和传输用到传感器，因而传感器的选用是设计的入口。

4.课程设计分析本课题为停车场停车位显示系统设计，首先要解决的是停车位车辆状态信息的检测和传输，然后对检测信号进行分析处理，最后将车位状态信息显示。

这里我用到位置传感器对车位信息进行检测，所以要在8*8停车场共64个停车位每个停车位安一个“车位传感器”，利用传感器检测停车场停车位停车状态，传感器检测到的信号通过总线送进FPGA 锁存后进行信息处理，最终通过显示器件将停车位状态信息显示。

系统设计框图如图3.1所示。

64个传感器并行信号输入FPGA 进行锁存，由分组模块程序对所有信号进行分组8个一组，共8组。

8组分组信号进入显示模块进行行和列扫描。

整个设计方案分两个大模块：分组模块和扫描显示模块。

图3.1系统设计方案框图系统设计总共分两个大模块：分组模块和显示模块；分组模块电路功能是对8*8点阵的64个信号进行分组，每8个信号一组，总共8组；显示模块的输入是分组模块分组后的输出信号，用来显示扫描后的行、列的位置，从而完成对64个并行信号FPGACLK分组扫描输出传0感1 器2 检3 测4 到· 的· 信· 号630~7 8~1516~23 24~31 32~3940~47 48~558*8点阵停车车位状态信息的显示。

QUARTUS II支持功能和时序仿真。

功能仿真用于大型设计编译适配之前的仿真，而时序仿真则是再编译适配生成时序信息文件之后进行的仿真。

系统仿真分以下步骤：（1）建立仿真波形；（2）设置输入信号仿真波形；（3）运行仿真器进行仿真。

4.1分组模块顶层图设计如图3.2所示，所有传感器的输出都接到系统电路的输入总线din[63...0]，共64个输入端口。

在CLK时钟驱动下，LOCK对64个传感器输入信号进行锁存然后系统电路开始工作对输入信号进行分组，具体分为qout0～qout7共8组，每组8个。

以上提到的LOCK锁存信号，其实也就是动态扫描的扫描频率信号，它决定了系统的扫描频率。

图3.2分组模块顶层图4.2显示模块顶层图设计如图3.3所示din0～din7为上级分组模块分组后的十组信号，进入模块进行动态扫描；输出hang,lie分别是行和列的输出信号。

动态扫描是对8行8列传感器信号进行扫描，首先扫描输出第0行的值，然后扫描0～7列值对应输出；接着扫描输出第1行，再扫描第0～9列；就这样依次扫描输出。

对应的din0～din7为十组并行输入信号，每组十位；hang,lie分别是行和列的位置输出都为8个数据，对应64个点。

图3.3显示模块顶层图5系统设计仿真及波形分析QUARTUS II软件设计流程图如图4.1所示，由以下几部分组成。

图4.1QUARTUS II设计流程图设计输入编译仿真与定时分析编程系统测试修改设计（1）设计输入：可以采用原理图输入、HDL语言描述、EDIF网表输入及波形输入等几种方式。

（2）编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。

然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供仿真和编程使用。

（3）仿真：仿真包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。

（4）编程与验证：用经过仿真确认后的编程文件通过编程器（Programmer）将设计下载到芯片中，最后测试芯片在系统中的实际运用性能。

在设计过程中如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。

5.1 分组模块仿真及波形分析图4.2分组模块仿真波形5.2 显示模块仿真及波形分析由图4.2分析可知，64bit的din信号在lock的时钟到来时被锁存，然后在clk的时钟下被分组到qout0～qout7。

图4.3显示模块仿真波形如图4.3所示在clk信号的驱动下d0到d7的信号被分时扫描到hang输出，同时从lie输出点阵的列选信号。

由此可以控制8*8点阵车位状态显示的相关信息。

6. 程序源代码分组模块设计程序如下：FENZU.VHDlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenzu isport(clk:in std_logic;lock:in std_logic;din:in std_logic_vector(99 downto 0);qout0,qout1,qout2,qout3,qout4,qout5,qout6,qout7,:out std_logic_vector(7 downto 0));end;architecture behave of fenzu issignal temp:std_logic_vector(63 downto 0);beginprocess(clk,din)beginif lock='1' thentemp<=din;elsif(clk'event and clk='1') thenqout0<=temp(9 downto 0);qout1<=temp(19 downto 10);qout2<=temp(29 downto 20);qout3<=temp(39 downto 30);qout4<=temp(49 downto 40);qout5<=temp(59 downto 50);qout6<=temp(69 downto 60);qout7<=temp(79 downto 70);qout8<=temp(89 downto 80);qout9<=temp(99 downto 90);end if;end process;end;显示模块设计程序如下：DISPLAY.VHDlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity display isport( clk:in std_logic;din0,din1,din2,din3,din4,din5,din6,din7,din8,din9:in std_logic_vector(9 downto 0);hang:out std_logic_vector(9 downto 0);lie:out std_logic_vector(9 downto 0));end;architecture behave of display issignal h_count,l_count:std_logic_vector(3 downto 0);signal co:std_logic;beginprocess(clk,din0,din1,din2,din3,din4,din5,din6,din7,din8,din9) beginif(clk'event and clk='1') thenif(l_count<9) thenl_count<=l_count+1; co<='0';elsel_count<="0000"; co<='1';end if;end if;case l_count iswhen "0000" =>lie<="1111111110";when "0001" =>lie<="1111111101";when "0010" =>lie<="1111111011";when "0011" =>lie<="1111110111";when "0100" =>lie<="1111101111";when "0101" =>lie<="1111011111";when "0110" =>lie<="1110111111";when "0111" =>lie<="1101111111";when "1000" =>lie<="1011111111";when "1001" =>lie<="0111111111";when others=>null;end case;end process;process(co)beginif co'event and co='1' thenif(h_count<9) thenh_count<=h_count+1;else h_count<="0000";end if;end if;case h_count iswhen "0000" =>hang<=din0;when "0001" =>hang<=din1;when "0010" =>hang<=din2;when "0011" =>hang<=din3;when "0100" =>hang<=din4;when "0101" =>hang<=din5;when "0110" =>hang<=din6;when "0111" =>hang<=din7;when "1000" =>hang<=din8;when "1001" =>hang<=din9;when others=>null;end case;end process;end;7.结束语本课题所涉及的领域不论是集成运放本身，还是FPGA芯片设计都是极具挑战性的。